In this thesis, we explored system-level design trade-offs and cost function of the programmable merged DRAM logic for video signal processing in the early design stage. In addition, we explored the speed, area, and power consumption of the programmable MDL at the pre-synthesis level.
At first, we proposed the relations of the programmable merged DRAM logic parameters for real-time data-intensive signal processing. The product of multiple embedded components and operating frequencies should be greater than the product of macro block rate and the number of execution cycles in order to meet the real-time conditions. We achieved the candidate solutions in terms of the number of the embedded components and the operating frequencies for various latencies of the processing elements, embedded DRAM's, and embedded temporal storage. The experimental results indicate that not only we can find the relations of the programmable MDL parameters, but also we can select one solution among many candidate solutions according to the design constraints.
Secondly, we proposed the MDL cost function in terms of speed, area, and power and we estimated the area and power consumption of the programmable merged DRAM logic as a function of the MDL parameters. From the estimated two design constraints, we can estimate whether the design budgets are roughly met or not at early design stage. Furthermore, we can evaluate the effects of various design parameters on the system-level performance, which provides significant impact on the design trade-offs in the programmable MDL.
Thirdly, we proposed a search method to get application-oriented optimal MDL parameters by the branch-and-bound algorithm. We have achieved the optimal MDL parameters in the case of cost, speed, area, and power oriented applications, respectively. The experimental results indicate that we can achieve 24.2% to 42.9% enhanced performances by the optimal MDL parameters according to the application-oriented targets.
Finally, we have experimented that the programmable MDL has effective MDL cost and versatile flexibility compared to the general-purpose and dedicated MDL in the case of motion estimation. The numbers of execution cycles are precisely estimated with error rate less than maximum 1.41%. The total power consumption shows -2.09% error rate, whereas interconnect power consumption shows -6.01% error rate. In the case of the inverse discrete cosine transform and motion compensation, the proposed MDL has 2.5-4.9 and 1.3 times better performance than those of the previous works, respectively. In addition, the proposed HVAT scheme for the embedded multi-port SRAM has simultaneous 512-bit data accessibility, vertical and alternate addressing capability.
The methodology of this work can be effectively applied to design other data-intensive applications by the programmable merged DRAM logic with optimal design parameters at the pre-synthesis level.
본 논문에서는, 비디오 신호처리를 위한 프로그래머블 디램-로직 혼합칩 초기 설계시 필요한, 설계 트레이드-오프 및 코스트함수, 그리고 논리합성 이전 단계에서의 디램-로직 혼합칩의 속도, 면적, 전력소모에 대해 연구 하였다.
첫째, 데이터-인텐시브한 멀티미디어 어플리케이션을 실시간으로 처리하기 위한, 프로그래머블 디램-로직 혼합칩의 관계식을 제안 하였다. 실시간 조건을 만족하기 위해서는 임베디드 컴포넌트의 수와 동작주파수의 곱의 값이 마크로블럭-레이트와 수행 싸이클의 곱의 값보다 커야 함을 제시하였다. 제시된 관계식으로부터, 혼합칩 내부 프로세서, 임베디드 디램 및 중간저장장치의 레이턴시에 따른 1차 솔루션인 컴포넌트의 수 및 동작주파수를 구하였다. 설계 제약조건에 따라 여러 1차 솔루션들 중 최적조건을 선택 할 수 있음을 제안된 관계식에 대한 실험결과로부터 얻었다.
둘째, 프로그래머블 디램-로직 혼합칩의 코스트함수를 속도, 면적, 전력소모의 함수로 제안 하였고, 혼합칩 설계 파라미터의 함수로 디램-로직 혼합칩의 속도, 면적, 전력소모를 설계 초기단계에서 예측하였다. 예측된 값으로부터 설계사양을 만족하는지의 여부를 설계 초기단계에서 결정할 수 있다. 또한, 혼합칩 설계 파라미터가 시스템-레벨의 성능에 미치는 영향을 예측 함으로써, 프로그래머블 디램-로직 혼합칩의 설계 트레이드-오프 결정시 필요한 설계 메트릭을 제시 하였다.
셋째, 브랜치앤바운드 알고리즘을 프로그래머블 디램-로직 혼합칩의 코스트함수에 적용함으로써, 응용별 최적의 설계 파라미터를 추출하기위한 탐색방법을 제안하였다. 추출한 최적의 설계 파라미터를 적용시, 24.2% ~ 42.9% 의 성능 향상을 가짐을 실험결과로부터 얻었다.
넷째, 제안된 프로그래머블 디램-로직 혼합칩은 기존의 범용 디램-로직혼합칩 및 전용 디램-로직혼합칩에 비해 효과적인 코스트 및 응용자유도를 가짐을 세가지 비디오 신호처리 어플리케이션으로 검증 하였다. 움직임예측 어플리케이션의 경우, 예측된 수행싸이클은 1.41% 이내의 오차로 검증 되었고, 예측된 전력소모는2.09% 오차율로 검증 되었다. 제안된 혼합칩 구조는 관련칩 대비, 역-디씨티 어플리케이션의 경우, 2.5 ~ 4.9 배, 움직임보상 어플리케이션의 경우, 1.3 배의 우수한 성능을 보였다. 또한, 임베디드 멀티포트 에스램을 위한 새로운 HVAT 기능을 제안 함으로써, 동시 512비트의 데이터접속과 수직 및 얼터네이트 어드레싱을 가능하게 하였다.
결론적으로 본 논문에서 연구된 방법은, 데이터-인텐시브한 멀티미디어 응용프로그램을 프로그래머블 디램-로직 혼합칩으로 구현시에, 설계 초기단계에서 효과적으로 적용 할 수 있다.
