Timing and area of circuits are two of the most important design criteria to be optimized in data path synthesis. In addition, carry-save adder(CSA) cell has been proven to be one of the most efficient implementation units in optimizing timing and/or area of arithmetic circuits. However, the existing approaches are restricted in using CSAs, i.e., optimizing each operation tree separately without any interaction between them, leading to a locally optimized resultant CSA circuits. To overcome the limitation, we propose a practically efficient solution to the problem of an accurate exploration of timing and area trade-offs in optimizing arithmetic circuits with multiple operation trees using CSAs. The application of our approach leads to find a best CSA implementation of circuit in terms of both timing and area. Experimental resluts on a number of digital filter designs show that our algorithm is able to achieve 48% to 84% area saving under timing constraint and 4% to 39% timing reduction under area constraint compared with those produced by the conventional carry-save adder implementations.
데이터 경로 합성시에 회로의 속도와 면적은 최적화 문제에서 매우 중요하게 다루어 지는 설계요소이다. 그리고 캐리-세이브가산기(CSA)는 산술회로의 회로 속도와 면적을 매우 효율적으로 최적화할 수 있는 설계단위로 알려져 있다. 그런데 이러한 CSA를 이용한 최적화 방법들은 각각의 연산트리에 대해 따로 적용하였기 때문에 국지적으로 최적화된 CSA회로를 생성하였다. 이를 극복하기 위해 CSA로 이루어진 산술 회로에서의 속도와 면적의 상관관계를 정밀하게 측정하여 실제 필요한 최적화정도를 구하는 방법을 제안하려한다. 이 방법을 적용하면 회로속도를 만족시키는 동시에 회로 면적이 가장 작은 CSA로 구성된 회로를 얻어낼 수 있다. 몇가지 디지털 필터설계에 적용해 본 결과 기존의 CSA 구현에 비해 제한된 회로속도 내에서는 48%에서 84% 정도 회로면적을 줄였고, 제한된 회로면적 내에서는 4%에서 39% 정도의 회로속도를 향상시켰다.
