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Customization of embedded system for low-power application = 저전력 어플리케이션을 위한 임베디드 시스템의 최적화
서명 / 저자 Customization of embedded system for low-power application = 저전력 어플리케이션을 위한 임베디드 시스템의 최적화 / You-Sung Chang.
저자명 Chang, You-Sung ; 장유성
발행사항 [대전 : 한국과학기술원, 2001].
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DEE 01034

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초록정보

Marvelous advance of VLSI technology made it possible to integrate a complex system like PC on a single chip. While the system-on-chip (SoC) technology promise a dramatic enhancement in system performance, it also invokes a side effect of huge power consumption of a single chip. On the contrary, most embedded system applications and their chip implementation constantly pursue the lowest power consumption, because the chip cost is sensitive to it and excessive power consumption may cause reliability problem. In this thesis, we try to reduce the power consumption of SoC through divide and conquer approach. We identify the blocks of high power consumption, and propose methodology and techniques to reduce their power consumption. The target blocks for power optimization include embedded processor, memory and external I/O. First, we develop a core-customization process of a CISC processor core for a given application program. The optimization process comprises two key techniques, generation of application-specific complex instructions (ASCI) and the low-power-oriented microcode-ROM compilation, which independently operate at two different levels of optimization. As a means of architectural level of optimization, application-specific complex instructions are generated so to reduce the activities of fetch and decode units, and as a means of the physical level of optimization, microcode-ROM is compiled with the reduced bitline toggling. Second, we propose a scheme for reducing the power consumption of memory components by coding memory contents. It selectively takes inversion for stored data to reduce the number of bit accesses that have different values from the precharging value, which reduces the bitline toggling and ultimately contributes to the power reduction of memory. Three practical implementations of the proposed method, i.e., conforming (plane, vertical-, and horizontal-strip) inversion schemes are discussed. The vertical- and the horizontal-strip inversion schemes are devised specifically for ROM and RAM, respectively. Third, we deal with low power I/O design and coding. We point out high-speed I/O engaging termination such as BTL, GTL/GTL+, HSTL, and SSTL needs different data coding from the conventional codings that only concern about bit toggling counts. We propose an I/O design and appropriate data codings for the high-speed I/O`s. Furthermore, we investigate data reordering that can be independently adopted multiplying the effect of data coding, and discuss multi-level charge recycling technique to achieve low power in I/O. Lastly, as a further work, we suggest a methodology for soft IP refining. In the refining process, redundancy discovery process detects redundancy for a given, specific application through activation analysis, ant following equivalent logic substitution induces redundancy distillation during IP synthesis. Extracting and using only the necessary logic circuitry from an IP of excessive functionality will be definitely better in every aspect of speed, area and power.

경이로운 VLSI 설계기술의 발전은 개인용 컴퓨터와 같은 복잡한 시스템을 하나의 칩으로 구현하는 것을 가능하게 하는 단계에까지 이르렀다. 이러한 시스템온칩 (SoC) 설계 기술은 시스템 성능의 극적인 향상과 함께 단일 칩 소비 전력 거대화를 가져왔다. 이에 반하여 대부분의 내장형 시스템 응용 분야와 그 칩 구현은 비용과 신뢰도 측면에서 꾸준히 저전력화를 추구하고 있다. 본 논문에서는 SoC의 저전력화 문제를 구성 요소별로 나누어 접근하며, 큰 전력 소비량을 갖는 내장 프로세서와 메모리, 그리고 칩 외부 I/O 버스에 대한 저전력화 방법을 제시한다. 첫 번째로, 주어진 응용 프로그램에 따른 CISC 프로세서 코어의 저전력화 방법론을 제시한다. 본 방법론은 응용 프로그램에 따른 복합 명령어의 생성과 저전력 마이크로코드롬 편집 기술을 중심 기술로 하며, 두 기술은 각각 CISC 프로세서 코어의 내부 블럭 중 가장 많은 파워를 소비하는 것으로 나타나는 명령어 펫치 및 디코드, 그리고 마이크로코드롬 액세스에 소비되는 전력을 주어진 제한 조건 하에 최소화한다. 두 번째로, 내장 메모리의 소비 전력을 줄이기 위해 메모리의 내용을 변형 관리하는 방법을 제안한다. 본 방법은 저장되는 데이터가 메모리 비트라인의 프리차징 값과 가능한 한 많이 일치하도록 데이터를 선택적으로 반전하여 저장함으로써 메모리의 저전력화를 꾀하며, 메모리 소비 전력의 상당 부분을 차지하는 비트라인 구동에 드는 전력 크게 감소시킨다. 구체적인 구현을 위한 메모리 뱅크 및 메모리 셀 어레이의 열, 행 단위의 반전 및 운영 방식을 논의한다. 세 번째로, 저전력 I/O 구현을 위한 데이터 코딩을 다룬다. 최근 개발되고 있는 고속 I/O가 대부분 터미네티션을 사용하고 있으며, 터미네이션이 사용되는 경우 저전력을 구현하기 위해서는 기존과는 다른 방식의 코딩이 요구된다. BTL, GTL/GTL+, HSTL, SSTL등과 같은 고속 I/O가 갖는 각각의 터미네이션에 따른 저전력 데이터 코딩을 고안한다. 부가적으로 데이터 코딩 방식과 독립적으로 적용될 수 있는 데이터 순서 바꿈 및 다단계 전하 재활 기술을 이용한 저전력 I/O 구현을 논의한다. 마지막, 향후 연구 과제로 소프트 IP의 정제 방법론을 제시한다. 본 방법론은 실제 응용 프로그램 또는 그에 상응하는 테스트 벡터를 이용한 사용 분석 및 논리 치환을 통해 불필요한 부분들이 합성과정에서 자동적으로 여과될 수 있도록 유도한다. 이를 통해 프로세서 코어와 같은 광범위한 응용 범위를 갖는 IP를 응용 대상에 맞게 효과적으로 최적화할 수 있으며 속도, 면적, 전력 등 모든 측면에서 성능 향상을 기대할 수 있다.

서지기타정보

서지기타정보
청구기호 {DEE 01034
형태사항 xiii, 121 p. : 삽도 ; 26 cm
언어 영어
일반주기 Appendix : A, More challenges in embedded system design : experience in gigabit IP switch chipset development
저자명의 한글표기 : 장유성
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
수록잡지명 : "Conforming inverted data store for low power memory". IEEE transactions on very large scale integration (VLSI) systems, (2001)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 101-107
주제 Low-Power
SoC
Memory
Processor
I/O
저전력
SoC
메모리
프로세서
I/O
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