As electronic systems require high performance and the design complexity rapidly increases, the core-based ASIC design approach becomes more and more popular these days. A core-based ASIC is actually a mixture of hardware and software: one or more dedicated hardware units - application-specific coprocessors - to implement the hardware part and a set of software routines running on a dedicated processor core.
Most of hardware/software codesign approaches for core-based ASIC design have been focusing on how to partition the given specification into hardware and software at the high-level. Their common drawbacks are 1) they ignore that there exist a lot of candidates with different performance metric in implementing coprocessors, 2) they don't consider the cycle-time requirement on synthesized coprocessors. In addition, few approaches handle the problem of power consumption, which is one of the most important metric in modern electronics systems. As the design constraints become tighter, we need to consider above problems for practical reasons. Therefore, in this thesis, we propose three approaches for core-based ASIC design that carefully investigate above three factors.
The first approach synthesizes a coprocessor under time constraint. We formulate both the mapping of DFGs to hardware or software and the selection of the appropriate hardware implementation for each DFG as a single integer programming problem, and then apply an iterative algorithm based on the Kernighan and Lin`s heuristic to solve the problem. To reduce the CPU time, we have devised data structures that quickly calculate costs of hardware implementations. Experimental results demonstrate that our approach outperforms the previous approach based on genetic algorithm in both the coprocessor area and the CPU time.
The second approach synthesizes a coprocessor under not only the time constraint but also the cycle-time constraint. We model the coprocessor from the first approach as a timing graph and split highly shared RTL components in a greedy manner to reduce the path delay and, consequently meet the cycle-time constraint. After splitting, some RTL components with similar interconnects are merged also in a greedy fashion. Experimental results show that our approach is very efficient in the area aspect compared with the previous approach for multi-behavior module synthesis.
The third approach synthesizes coprocessors to minimize the energy consumption of embedded software. In order to evaluate the energy consumption of coprocessor instructions accurately, we employ an analytical energy consumption model and the techniques of lower-bound estimation on the number of architectural resources. An ILP formulation is proposed to formally model the instruction selection problem and solve it systematically. Experimental results show that the proposed approach can be successfully applied to various design situations in minimizing the total energy consumption of embedded software.
최근 전자 시스템들이 고성능을 요구하고 그 설계 복잡도가 급격하게 증대됨에 따라서 코어 기반의 ASIC 설계 방법이 각광을 받고 있다. 코어 기반 ASIC은 하드웨어와 소프트웨어의 혼합 시스템으로써 응용 분야 전용 코프로세서로 불리는 하드웨어와 프로세서 코어 상에서 동작하는 소프트웨어 루틴으로 구성된다.
하드웨어/소프트웨어 통합 설계에 대한 대부분의 기존 연구들은 주어진 설계 사양을 하드웨어와 소프트웨어로 분할하는 알고리즘에 치중했다. 그들의 공통적인 단점은 코프로세서를 구현하는데 있어 여러가지 구현 방법이 존재한다는 것을 간과했다는 점과 코프로세서의 합성시 싸이클 시간 제약 조건을 고려하지 않았다는 점이다. 그리고, 코프로세서 합성시 최근 중요한 성능 지표로 대두된 전력 소모 문제는 거의 다루지 않았다. 하지만, 설계 제약 조건이 점점 더 까다로와짐에 따라 이러한 요소들을 두루 고려할 필요가 대두되고 있다. 따라서, 본 연구에서는 이러한 요소들을 고려하여 코프로세서를 합성하는 세가지의 방법을 제안했다.
첫번째 방법은 시간 제약 조건 내에서 코프로세서를 합성하는 것이다. 입력 사양으로 주어진 DFG들을 하드웨어 또는 소프트웨어로 분할하기 위해 정수 프로그래밍 문제로 모델링한 후 커니건-린 알고리즘을 적용하여 풀었다. 여기서 CPU 시간을 줄이기 위해 하드웨어 비용 계산을 빨리 계산할 수 있는 자료 구조를 제안했다. 실험 결과 유전 알고리즘에 기반한 기존의 알고리즘에 비해서 코프로세서의 면적과 CPU 시간 두가지 측면에서 모두 제안된 방법의 우수성을 확인할 수 있었다.
두번째 방법은 시간 제약 조건 뿐만 아니라 싸이클 시간 제약 조건도 고려하여 코프로세서를 합성하는 것이다. 일반적으로 합성된 코프로세서가 싸이클 시간 제약 조건을 위반하는 이유는 RTL 모듈들이 공유됨에 따라 인터커넥트가 복잡해지면서 그 지연시간이 늘어나기 때문이다. 따라서, 첫번째 방법으로부터 만들어진 코프로세서를 타이밍 그래프로써 모델링한 후, 공유가 많이 되어 싸이클 시간 제약 조건을 위반하는 RTL 모듈들을 분리하여 싸이클 시간 제약 조건을 만족시키는 방법을 제안했다. 실험 결과 제안된 방법이 기존의 다중 행위 모듈 합성 방법에 비해 하드웨어 면적 측면에서 매우 우수함을 확인할 수 있었다.
세번째 방법은 내장 소프트웨어의 전력 소비를 줄이기 위해 코프로세서를 합성하는 것이다. 코프로세서 명령어들의 전력 소비를 예측하기 위해 전력 소비 모델을 세우고 RTL 자원들의 수량을 예측하기 위해 하한선 예측 기법을 사용했다. 이어서 선형 정수 프로그래밍 방법으로 최적의 코프로세서 명령어들을 선택했다. 실험 결과 제안된 방법이 내장 소프트웨어의 전력 소모를 줄이는 데 있어 다양하게 응용될 수 있음을 확인했다.
