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GA-buffer:algorithm and hardware architecture for antialiased rendering by generalization of the A-buffer = GA-buffer : A-buffer의 일반화에 의한 앤티알리아스드 묘화 알고리즘 및 하드웨어 구조 연구
서명 / 저자 GA-buffer:algorithm and hardware architecture for antialiased rendering by generalization of the A-buffer = GA-buffer : A-buffer의 일반화에 의한 앤티알리아스드 묘화 알고리즘 및 하드웨어 구조 연구 / Jin-Aeon Lee.
저자명 Lee, Jin-Aeon ; 이진언
발행사항 [대전 : 한국과학기술원, 2000].
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초록정보

In 3D graphics field, the demands for high-quality real-time image synthesis are growing with the wide spread of its worthy applications. One of key elements for the real-time image synthesis is hardware acceleration. The Z-buffer is the most popular algorithm for the hidden surface removal in the hardware-accelerated 3D graphics rendering system. However, aliasing is the major artifact of the Z-buffer due to its point-sampling scheme at the center of pixel. In this thesis, an algorithm for the hardware-accelerated antialiased rendering and its hardware architecture are presented. In the proposed algorithm, the A-buffer algorithm is extended for the accurate calculation of the partial contributions by partial-coverage pixels and modified for the improvements of its hardware implementation feasibility. The A-buffer algorithm had been proposed for the reduction of aliasing artifacts in the Z-buffer algorithm. It performs approximated subpixel geometry calculations for polygons to synthesize antialiased images. In this thesis, a modified version of the A-buffer, which is called Generalized A-buffer (GA-buffer) is proposed. Subpixel masks are used for the representation of the partial-coverage of pixels as in the A-buffer. The major improvements of the proposed algorithm in relative to the A-buffer algorithm are the fragment (the partial-coverage pixel) handling scheme and the fragment resolving scheme. For the efficient handling of partial pixels by hardware a new fragment merging scheme and a dynamic memory-management scheme are proposed. Using the proposed memory management scheme, the memory management overheads in the fragment storage is extremely simplified. A rather straightforward subpixel color-blending scheme is used in the fragment resolving. It can be implemented by a rather symmetric hardware structure. In the proposed architecture, an antialiased scene can be rendered with the same rendering context of the Z-buffer method. Depending on the scene complexity, the proposed architecture requires rasterization time 1.4 to 1.7 times as much as a Z-buffer rasterizer does. The buffer memory requirement for the partial-pixel storage can very depending on the scene complexity. From the results of test scene rendering, the average storage requirement is 2.75 times that of the Z-buffer for our example scenes. The image quality of rendered images using the proposed GA-buffer algorithm ranks between 16-point supersampling and 64-point supersampling method. The proposed architecture can be used with most rendering-algorithms to produce high-quality antialiased images at the minimally increased rendering time and buffer memory cost. Furthermore, owing to the improvements in semiconductor technology antialiased rasterization processors could be widely adopted in th near future. To study the hardware implementation feasibility of the proposed antialiased rasterization processor, a prototype rasterization processor is designed. The processor is designed using a 0.35μm EML technology and its target operating frequency is 100MHz at 3.3V power supply. It has a 20Mbit SDRAM block for the Pixel Buffer, a 69Kbit SRAM block for the Fagment Buffer, and four 32Kbit ROM bolcks for the subpixel mask generation. These memory blocks are onchip memories. The rendering performance of the designed rasterization processor is 28.9M pixel-fragments/sec with a single rendering pipeline. Finally, a parallel rasterization-processor architecture based on the proposed GA-buffer algorithm is also proposed for the rendering performance enhancement. The proposed parallel-rasterization processor renders a 4×4 pixel-stamp (sixteen pixels) in parallel. A rasterization processor that is built based on the proposed architecture with 150MHz operational frquency has the rendering performance from 697M to 869M pixels/sec or 23M to 29M triangles/sec depending on the scene complexity.

삼차원 그래픽스 기술을 이용하는 분야가 날로 늘어나면서 고품질 실시간 영상 합성의 필요성이 증대되고 있다. 실시간 영상 합성을 위한 방법들 중에서 가장 중요한 역할을 차지하는 요소가 하드웨어 가속이다. 하드웨어 가속을 이용한 삼차원 그래픽스 랜더링 시스템에서 가장 널리 채택되고 있는 은면 제거 알고리즘은 Z-buffer 이다. 그런데, Z-buffer 의 가장 큰 단점은 이 알고리즘이 화소의 중심에서 포인트 샘플링을 취하므로 이로 인한 앨리아싱이다. 이 논문에서는 하드웨어 가속에 적합한 앤티알리아스드 묘화 알고리즘 및 이의 하드웨어 구조를 제시한다. 제시된 알고리즘에서는 부분 면적 점유비를 갖는 화소들이 최종 화소값에 미치는 영향을 정확히 계산하고, 또한 이를 하드웨어로 구현하기 용이하도록 A-buffer 알고리즘을 개선하였다. A-buffer 알고리즘은 Z-buffer 알고리즘의 앨리아싱에 의한 화질 열화를 개선하기 위해 제시되었다. 이 알고리즘은 앤티알리아스트 영상을 합성하기 위해 간략화 된 부화소 기하 연산을 수행한다. 이 논문에서는 A-buffer 알고리즘을 개선한 GA-buffer (Generalized A-buffer) 알고리즘을 제시한다. A-buffer에서와 마찬가지로 화소의 부분 면적 점유비를 표시하기 위해 부화소 마스크를 사용한다. 제시된 알고리즘에서 A-buffer 알고리즘을 가장 크게 개선한 부분들은 프레그먼트를 처리하는 방법과 프레그먼트로부터 최종 화소값을 구하는 방법이다. 부분 화소를 하드웨어로 효과적으로 처리하기 위해 새로운 프레그먼트 병합 방법과 동적 메모리 관리 방법이 제안되었다. 제안된 메모리 관리 방법에 의하면 프레그먼트 메모리의 관리에 대한 부담이 크게 경감된다. 프레그먼트로부터 최종 화소값을 구하기 위해서는 보다 직접적인 방법을 사용한 부분 화소 블렌딩 방법을 사용한다. 이 방법은 규칙적인 구조의 하드웨어로 구현이 가능하다. 제안된 구조에서는 앤티알리아스드 영상을 Z-buffer 에서와 같은 방법으로 랜더링할 수 있다. 제안된 구조는 합성하는 영상의 복잡도에 따라 Z-buffer 방법에 비해 1.4 에서 1.7 배의 랜더링 시간에 소요된다. 시험 영상의 합성 결과에 의하면, 실험 영상들에 필요한 버퍼 메모리는 평균적으로 Z-buffer 방법에 비해 2.75 배 정도의 크기가 필요하다. 제안된 GA-buffer 알고리즘에 의해 랜더링된 영상의 품질은 16 포인트 샘플링과 64 포인트 샘플링 중간 정도에 위치한다. 제안된 알고리즘은 최소의 비용 및 랜더링 시간의 증가만으로 대부분의 랜더링 알고리즘과 함께 고품질의 앤티알리아스드 영상 합성에 사용될 수 있다. 더욱이 최근의 반도체 기술의 급격한 발전의 덕택으로 앤티알리아스드 래스터라이제이션 프로세서가 널리 사용되어질 수 있을 것이다. 제안된 구조의 하드웨어 구현 가능성 연구를 위해서 프로토타입 래스터라이제이션 프로세서를 설계하였다. 설계된 프로세서는 0.35μm EML 공정을 사용해서 설계하였고, 3.3V 전원 전압에서 100MHz 동작을 목표로 하였다. 이 프로세서는 20Mbit SDRAM 을 Pixel Buffer 로 사용하고, 69Kbit SRAM 을 Fragment Buffer로 사용하였으며, 네 개의 32Kbit ROM을 부화소 마스크를 생성하기 위해 사용하였다. 이 메모리들은 모두 on-chip 메모리이다. 설계된 래스터라이제이션 프로세서의 랜더링 성능은 단일 랜더링 파이프라인으로 28.9M pixel-fragments/sec이다. 마지막으로, 랜더링 성능 향상을 위해서 GA-buffer 알고리즘을 기반으로 한 병렬 래스터라이제이션 프로세서 구조도 제시하였다. 제안된 병렬 래스터라이제이션 프로세서는 4x4 pixel-stamp(16 화소)를 병렬로 처리한다. 제안된 구조에 따라 만들어진 병렬 래스터라이제이션 프로세서의 시뮬레이션에 의한 예상 랜더링 성능은 150MHz 동작 주파수에서 영상의 복잡도에 따라 697M에서 869M pixels/sec 또는 23M에서 29M triangles/sec 이다.

서지기타정보

서지기타정보
청구기호 {DEE 00067
형태사항 viii, 103 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 이진언
지도교수의 영문표기 : Lee-Sup Kim
지도교수의 한글표기 : 김이섭
수록잡지명 : "SPARP: a single pass antialiased rasterization processor". Computers & graphics, v.24 no.2, pp.233-243(2000)
학위논문 학위논문(박사) - 한국과학기술원 : 전기및전자공학전공,
서지주기 Reference : p. 93-96
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