This paper addresses a new method of reducing power dissipation in discrete wavelet transform(DWT), which is consisted of finite impulse response(FIR) filters. As the wireless image communication is very rapidly advanced, power becomes one of the major topics in implementation of DWT algorithm because FIR filters have many multipliers.
Fortunately, we can exploit the spatial redundancy of images in order to reduce power in multiplication. The higher n-bits of adjacent pixels are not almost changed so that the computation in multiplier can be separated to higher n-bits and lower m-bits multiplication in (n+m) x coefficient. And the result of higher n-bits multiplication is stored in memory such as cache. When the higher n-bits of current pixel are contained in TagRAM of cache, the redundant multiplication can be avoided by using the previous calculated values. The new architecture applied this idea is proposed in this thesis. The optimized memory size and tag bit width are determined by high-level language such as C and verified with Verilog-XL simulator.
The power distribution of multipliers in FIR filters is about 80% ~ 90%. Therefore we can reduce power in DWT Filter modules about 15% using separated multiplication techniques. Also the performance is increased to 20% because the smaller multiplier is used. However, the area is increased about 20% for inserting memory such as cache and additional hardware components.
우리는 다가오는 21C를 멀티미디어 시대라고 부른다. 이는 바야흐로 영상과 음성이 정보의 주 매체가 되는 시대임을 의미한다. 또한, 무선 통신의 발달은 언제 어디서나 손쉽게 이러한 정보를 받아들이고 창출해내는 수단으로써 이에 적합한 여러 기술을 필요로 한다. 따라서, 이러한 일이 가능하기 위해서는 특히 영상을 처리하는 하드웨어가 필수적이라 하겠다. 먼저, 실시간으로 영상을 압축하고 복원할 수 있어야 하며 무선 채널에서 신호의 에러에 강한 특성을 지녀야 한다. 또한, 휴대하기 쉽고 오래 사용할 수 있도록 저전력으로 구현될 필요가 있다. 오늘날 영상 압축 알고리즘으로 이산 웨이블릿 변환이 각광을 받고 있는데 이는 앞서 설명한 무선 통신 환경에서 요구하는 조건들을 충족시켜줄 수 있기 때문이다. 이산 웨이블릿 변환 알고리즘이 소개된지 얼마되지 않아 아직까지 만족할 만한 구조가 제시되지 않았으며, 무엇보다도 저전력의 관점에서 그 구조를 연구가 경우는 아직 없다. 따라서, 본 논문에서는 이산 웨이블릿 변화을 위한 저전력 구조를 제시한다.
영상 이미지는 주변의 픽셀값의 변화가 거의 없으며 우리는 이를 공간적 여유(spatial redundancy)를 지니고 있다라고 부른다. 또한, 이산 웨이블릿 변환의 2차원 구조는 1차원 필터링을 영상 이미지에 수평방향과 수직방향으로 두 번 행함으로써 구현이 가능하다. 이러한 이유 때문에 곱셈기가 많이 사용되며 전체 시스템에서 곱셈기가 소모하는 전력은 전체의 90%정도에 이른다. 그러므로, 저전력 구조를 갖는 회로를 설계하기 위해선 곱셈기에서 소모하는 전력을 줄이는 것이 효과적이다. 이를 위해 영상의 공간적 여유를 곱셈기에 적용해 보았다. 영상 데이터는 8비트이고 이 값이 필터 계수와 곱해지는데, 상위비트의 변화는 거의 없다. 그러나 어레이 곱셈기에서는 하위 비트를 계산하는 덧셈기에서 생성된 신호들이 다음 상위 비트 연산을 위한 덧셈기들에 전달되므로, 상위 비트의 변화가 없다하더라도 불필요로하게 각 노드에서 값을 변화시키므로 전력을 낭비하게 된다. 따라서, 픽셀의 상위 비트와 하위 비트를 구분하고 이를 따로 곱함으로써 하위 비트에 의한 영향을 줄이고자 하였다. 또한, 상위 비트의 연산 결과는 케쉬와 같은 메모리에 저장해 두었다가 동일한 연산을 할 필요가 있을 때 재사용함으로써 상위 비트 연산 횟수를 줄였다. 이를 위한 최적화된 구조에서 시뮬에이션을 통해 8비트 픽셀의 상위 4비트만 비교하며 이 때 케쉬의 엔트리 수는 4임을 알아 냈다. 또한, 케쉬의 구조 역시 이산 웨이블릿 변환에 맞게 수정하였으며, 특히 LRU는 영상 데이터에 적합한 구조를 제시하였다. 이러한 방법을 이산 웨이블릿 변환에 적용함으로써 전체 시스템에서 약 15%정도의 전력을 줄일 수 있었으며, 곱셈기는 더 작은 크기로 구현이 가능하므로 시스템의 동작 주파수가 20% 빨라지는 이득도 있었다. 그러나, 기존의 구조에 케쉬가 사용됨으로 해서 전체적인 면적은 20%정도 증가하는 단점이 있다. 그러나, 면적은 공정 기술이 발달함에 따라 문제가 되지 않는다. 뿐만 아니라, 시스템의 동작 주파수가 빨라지는 장점은 공급 전력을 낮추는데 사용될 수 있으며 이는 더 큰 전력 감소 효과를 가져오게 된다.
