A MAC unit is the heart of the multimedia signal processing system. Recently introduced multimedia signal processing DSPs have SIMD instructions and process various data formats. Therefore, a new architecture of the MAC unit which is efficient to perform multimedia signal processing and SIMD instructions is demanded.
This thesis describes a 16×16-bit Splittable (SPT) MAC unit for supporting SIMD instructions and multimedia applications. A proposed MAC unit performs one 16×16-bit, two 8×8-bit multiplication-and-accumulations selectively. In addition, the SPT MAC unit performs simultaneous signed and unsigned operations. The SPT MAC unit consists of an array multiplier block, a partial sum adder, and a final parallel adder. An array multiplier block consists of four proposed 8-bit Two-Folded Two-Mode (TFTM) Carry Save Array Multipliers (CSAM) for simultaneous signed and unsigned operations. For fast multiplication, parallelism is used in the TFTM-CSAM. The SPT MAC unit is designed based on latch-styled pipeline using both positive and negative clock period for low latency. The proposed SPT MAC unit is fabricated using 0.25-um 5-metal CMOS technology. Core size is 610×560 $um^{2}$, operating frequency is 100MHz at 2.5V. The bottleneck of the performance is occurred at an array multiplier block. For higher performance, a 2-stage pipelined TFTM-CSAM is proposed. Totally a 4-stage pipelined SPT MAC unit is designed using 2-stage pipelined TFTM-CSAMs. Consequently latency is 2 and operating frequency is 200MHz. The most important factor is that the use of 8-bit data allows twice the parallelism compared to the use of 16-bit data.
최근 data intensive application인 멀티미디어 신호 처리를 위한 VLSI 구현에 많은 연구가 진행되고 있다. 시스템 성능을 향상시키기 위해서 대부분의 이러한 칩들은 SIMD 명령어를 지원하고 있으며, flexibility가 크도록 설계를 하여 다양한 application에 적합하도록 구현을 하고 있다. 이것이 가능하게 된 이유에는 공정의 발달로 인한 집적도의 향상에 있다. 결국, 병렬 처리 능력을 향상시키고, 다양한 application에 적합하도록 많은 수의 processing element를 한 곳에 집적시킬 수가 있기 때문에 가능한 것이다. 즉, processing element들은 SIMD 명령어나 다양한 application에 사용될 수 있는 flexibility를 고려하지 않고 설계되었고, 성능 향상을 위해서 hardware cost가 컸다. 따라서, 보다 더 좋은 멀티미디어 신호처리 시스템을 구현하기 위해서는 시스템 레벨에서의 parallelism뿐만 아니라 한 단계 아래인 processing element 레벨에서의 parallelism과 flexibility를 고려한 설계가 필요하다.
본 논문에서는 멀티미디어 신호 처리에 적합한 16 × 16-bit Splittable (SPT) MAC unit을 제시한다. 다양한 application에 적합하도록 8-bit 곱셈기를 기본 블럭으로 사용을 하며, signed operation과 unsigned operation 모두 가능하게 하기 위해서 4가지 종류의 TFTM-CSAM(Two-Folded Two-Mode Carry Save Array Multiplier)을 제안하였다. TFTM-CSAM은 control 신호에 의해서 2가지 모드로 동작을 하며, 이렇게 함으로써 생기는 speed 저하는 two-folded 구조와 CSA(Carry Save Adder) tree를 가지는 구조로 설계하여 극복하였다. 곱셈기로 array 곱셈기를 사용한 이유는 8-bit인 경우 hardware cost와 소비 전력 측면에서 Booth 곱셈기보다 작으며, 속도 측면에서는 Wallace tree와 비슷하기 때문에 array 곱셈기가 가지는 장점인 규칙적인 구조와 layout하기가 쉽다는 점을 최대한 이용할 수가 있기때문이다. 최종 덧셈기는 16-bit ELM을 기본 덧셈기로 사용을 하였다. ELM은 CLA(Carry Look-ahead Adder)의 변종으로 binary tree 구조를 가지며, 16-bit인 경우 power delay product 측면에서 가장 우수한 덧셈기로 알려져 있다. 이러한 기본 블럭들을 이용해서 하나의 16-bit operation과 두개의 8-bit operation이 선택적으로 가능하며, signed operation과 unsigned operation을 모두 지원하는 16 × 16-bit SPT MAC unit을 설계하였다. 1st version으로 3 stage pipelined SPT MAC unit을 구현하였다. Pipeline은 latch style로 구현하였으며, latency를 줄이기 위해서 positive와 negative clock period를 모두 사용하였다. 0.25 um 공정을 사용하였고, 전원 전압 2.5V에서 100MHz로 동작을 한다. 2nd version은 speed bottle neck을 분석하여 balanced pipeline이 되도록 하기위해서 1단 곱셈기를 2단 곱셈기로 변형시켜 전체적으로 4 stage pipeline 동작을 하도록 설계를 하였다. Pipeline 형식은 latch 형식이며, 3 stage SPT MAC unit보다 100% 향상된 200MHz에서 동작을 한다. 이는 Flip/Flop 형식의 pipeline으로 설계를 했을 경우 각각 200MHz와 400MHz에 해당하는 속도이다. 소비 전력을 줄이기 위해서 8-bit operation을 할 경우 사용하지 않는 곱셈기에는 입력이 들어가지 않게 해서 내부 transition이 일어나지 않도록 설계를 하였다. 1st version은 fabrication 상태에 있으며, 평균 소비 전력은 95mW이고 면적은 0.342 ㎟이다.
제안한 TFTM-CSAM을 기본 블럭으로 이용하고, 제안한 architecture를 사용한다면 application에 적합한 다양한 SPT MAC unit으로의 확장이 용이하다. 가장 중요한 점은 8-bit operation은 16-bit operation에 비해서 throughtput이 2배가 된다는 점이다. 본 논문에서 설계된 16 × 16-bit SPT MAC unit은 멀티미디어 신호처리 시스템에 유용하게 사용되어질 수 있다.
