An NMOS Diode Clamped Termination (NDCT) with NMOS threshold voltage (Vth) of around 0 Volt is proposed as a dynamic termination for high speed / low power chip-to-chip interconnection scheme, where both clamping diodes are composed of diode connected and source-to-body tied NMOSFETs. In NDCT, diode connected NMOS with Vth of around 0 Volt is used to approximate an ideal diode. NDCT is very attractive because it is compatible with current CMOS technology without adding too many process steps.
We have designed and fabricated the test chip in order to prove experimentally the performance of NDCT with the design rule of 0.35m and triple well process based on CMOS technology having multi-Vth process. We have also fabricated the two micro-strip transmission lines on PCB with the propagation delay times of 2.0ns and 10ns having the characteristic impedance of 50Ω In measuring, pulses with widths of 5.0ns and 100ns having transition time of 1.2ns are adopted as incident pulse toward transmission line.
Both simulation and experimental studies show that, compared with Open Termination (OT), the magnitudes of overshoot and undershoot for nsec range input pulse are constant at less than ~15%, regardless of applied supply voltages (Vcc = 3.3V, 2.5V, 2.0V and 1.8V), with same order of magnitude in power saving. The studies also show very clean signal integrity, regardless of applied supply voltages (Vcc), and lower power dissipation compared with Diode Termination (DT). This good performance of NDCT mainly comes from the small magnitude of reflected wave due to the low Vth of NMOS diode. Lastly, the NDCT is found to be very immune to Electro-Static Discharge (ESD), guaranteeing more than 3000 Volts for Human Body Model (HBM). This is because the static-charge that is introduced to input is effectively discharged by the low-Vth and wide width of NMOSFET. All of these demonstrate the potentiality of NDCT as the high speed interconnection scheme and make the NDCT scheme as a viable choice for high speed and low power chip-to-chip interconnection scheme.
칩간 고속 데이터 전송 시, 전송된 데이터는 칩간 인터코넥션 라인의 전송선 특성과 이에 의한 임피단스 의 부 정합 조건 때문에 파형의 심한 일그러짐 현상을 겪게 된다. 이러한 파형의 일그러짐 현상은 데이터의 전송속도가 빠를수록 더욱 심하게 나타난다. 이에 대한 해결방안으로서 에미터 커플드 로직에 있어서와 같이 DC저항에 의한 터미네이션 회로방식을 채용하는 것이다. 그러나 이 방식은 지나치게 큰 전력 을 소모한다. 따라서 파형 일그러짐과 함께 소비전력이 작은 칩간 초고속 인터코넥션 회로를 고안하는 것 이 매우 중요하게 되었다. 이 논문에서는 초고속화에 적합한 부하정합 방식으로, 칩간 초고속 인터코넥션 회로로서의 NMOS 다이오드 클램프트 터미네이션 (NMOS Diode Clamped Termination: NDCT) 회로를 제안했는데, 이는 대략 0 Volt의 문턱전압 (Vth)을 갖는, 다이오드 특성을 갖도록 연결하고 소오스단자와 기판단 자가 함께 묶인 NMOSFET들로 구성됐다. NDCT에 있어 대략 0 Volt의 문턱전압을 갖고 다이오드 특성을 갖도록 연결된 NMOSFET는 이상적인 다이오드 특성을 갖도록 하기 위한 기술적인 대응 방안으로서, 그러 한 NDCT 제작은 별도의 공정단계를 추가하는 것 없이 현 CMOS기술에 부합되기 때문에 더욱 그 유용성을 갖는다.
NDCT의 성능을 실험적으로 증명하기 위하여, 0.35m의 design rule로 설계하고, multi-Vth 공정의 CMOS기 술을 근간으로 하는 Triple Well 공정이 적용된 Test Chip을 제작하였다. 또한 50Ω의 특성 임피단스로 2ns 와 10ns의 전송 지연시간을 갖는 두개의 micro-strip 전송선을 PCB위에 제작했다. 그리고 측정함에 있어서 1.2ns 의 천이시간으로 5ns와 100ns의 폭을 갖는 펄스들이 전송선으로 향하는 입사 펄스로서 사용되었다. 시뮬레이션과 실험적 측정 연구 결과들은 오픈 터미네이션과 비교하여, nsec 범위의 입력 펄스에 대해 overshoot와 undershoot의 크기가 인가된 supply voltage들에 관계없이 (Vcc = 3.3V, 2.5V, 2.0V, 1.8V) 대략 15%정도의 크기로 일정하며, 대략 5배정도 작은 전력을 소비함을 보여준다. 또한 연구 결과들은 다이오드 터미네이션과 비교하여, 인가된 supply voltage들에 관계없이 매우 안정적이고 깨끗한 파형의 상태와 보다 적게 소비된 전력을 보여준다. 이러한 NDCT의 우수한 성능은 NMOS다이오드의 낮은 문턱전압으로 이하 여 반사파의 크기가 효과적으로 감소되었기 때문이다.. 끝으로 NDCT가 정전기 방전 능력에 있어서도 그 성능이 매우 우수하다는 사실이 입증되었는데, Human Body Model에 대해 평가된 결과는 사용자 specification을 충분히 만족하는 3000 Volts이상의 정전 파괴 내압을 보여준다. 이러한 모든 결과는 고속 인터커넥션 회로로서 NDCT의 잠재력을 과시함은 물론, NDCT를 고속 저전력 칩간 인터코넥션 화에 있어 매우 경쟁력 있는 선택의 다이나믹 터미네이션 회로로 그 입지를 높여준다.
