In designing VLSI circuits, the simulation of the circuits is an inevitable step to verify the behavior and timing of the circuits. As the complexity and size of VLSI circuits increase, the performance of simulation becomes more and more important. The event-driven simulation that is often used in designing VLSI circuits depends on the number of events that occur during the simulation. In this dissertation, a methodology to reduce the number of events is proposed and implemented for both sequential and combinational circuits. The methodology is based upon the classification of events into two categories, such as sensitive events and insensitive events, according to the necessity of simulation. The elimination of the insensitive events may reduce the number of events, which results in the acceleration of the simulation. The optimization algorithms that identify the eliminative events for both sequential and combinational circuits are developed. Our algorithm is applied to several real programs such as DP32 and DLX. The results show that automatically optimized VHDL programs run almost two times faster than original ones.
In the optimization algorithm for combinational circuits, Boolean difference is used to find the eliminative events. Most time of optimization is taken in calculating Boolean difference (sensitivity function). Furthermore, the size of combinational circuits, that is, the number of variables, greatly effects the performance of the algorithm. To overcome this drawback, a new algorithm that calculates Boolean difference faster than an existing method is also proposed in this dissertation. The new algorithm is based upon a newly found property of Boolean difference. The property is the distributivity of Boolean difference over cofactor expansion.
Another approach to speed up simulation is to distribute simulation workload among processors of a parallel computer. The simulator of Time Warp, a popular method of parallel simulation, is implemented. In Time Warp, a new event cancellation method is proposed, which is based upon the event classification. The global virtual time (GVT) estimation method is also proposed. Based upon FreeHDL simulator, the Time Warp simulator could be built by introducing multiprocessor concept into the FreeHDL simulation engine. Since the Time Warp method has a lot of broadcast messages, a mesh wormhole router with virtual bus is adopted as the interconnection network of Time Warp where bus bandwidth is allocated dynamically. The virtual bus can be established by bypassing the existing datapaths of the wormhole router. The simulation result shows that Time Warp simulation on virtual bus runs approximately 30 \% faster than that on other interconnection networks, which can be explained by the fast distribution of GVT on virtual bus.
VLSI 회로를 설계 시, 회로의 동작 검증을 위한 시뮬레이션은 생략할 수 없는 과정이다. 회로가 매우 복잡해지고 크기가 증가함에 따라 시뮬레이션의 성능이 설계 과정에서의 매우 중요한 단계로 자리 매김 하게 되었다. VLSI 회로 설계 시, 자주 사용되는 시뮬레이션 형태인, 사건 중심의 시뮬레이션은 그 성능이 시뮬레이션 기간에 발생하는 사건들의 수에 영향을 받는다. 본 논문에서는 시뮬레이션의 성능을 결정짓는 사건들의 개수를 줄이는 방법론을 제안하고 구현하였다. 이것은 순차 회로와 조합 회로, 즉 모든 종류의 회로에 적용이 되었다. 이를 위해 사건들을 sensitive 사건들과 insensitive 사건들로 분류하는 방법이 고안되었다. 사건들의 분류는 시뮬레이션의 필요 여부에 따라서 이루어진다. 본 논문에서는 위와 같은 분류 방법에 기초한 사건 감소 알고리즘이 개발되었다. 실험을 통해서, 개발된 알고리즘으로 최적화된 VHDL 프로그램이 두 배정도 빠르게 시뮬레이션 되는 것을 알 수 있었다. 조합 회로를 위한 최적화 알고리즘에서 사용되는 Boolean 미분은 시뮬레이션에 불필요한 사건들을 추출해 내는 역할을 한다. 본 논문에서 Boolean 미분을 빠르게 계산할 수 있는 알고리즘을 제안하여, 최적화 알고리즘의 성능 향상을 이루었다. 새로운 방법은 새롭게 발견된 Boolean 미분의 성질을 사용하였다.
시뮬레이션을 빠르게 하는 또 다른 방법으로 병렬화를 들 수 있다. 병렬 시뮬레이션에서 자주 사용되는 Time Warp 방법을 시뮬레이션 할 수 있는 환경을 개발하여 Time Warp 방법의 성능을 향상시킬 수 있는 연결망과 라우팅 방법에 대한 연구를 하였다. Time Warp 방법은 프로세서간의 동기를 위해 많은 방송 메세지들을 요하기 때문에, 가상 버스 웜홀 라우팅 방식을 도입하였다. 시뮬레이션 결과, 가상 버스 웜홀 라우팅 방식이 방송 메시지의 전달을 효율적으로 함을 알 수 있었다.
