This thesis presents a method to extract the symbol timing with the jitter reduction for a VDSL system employing 16-CAP modulation scheme. The proposed jitter reduction method is based on the gear-shifting algorithm in MMSE criterion, and applied to the symbol timing recovery based on the digital spectral line method. The proposed algorithm consists of two independent controls of the loop gain: One is to decrease the loop gain regardless of the loop error sequence and the other is to increase the loop gain by estimating the timing error from the loop error sequence. The proposed jitter reduction algorithm overcomes the poor timing jitter performance shown in the digital spectral line method and improves the convergence speed. Simulation results show that the timing is recovered within 400 symbols and the timing jitter is less than 0.4% of the symbol period at the worst case. As a result, the BER is less than $10^{-12}$ under the reference loop condition and this performance shows that the digital spectral line method with the proposed jitter reduction algorithm is appropriate to the DAVIC 16-CAP VDSL system.
이 논문은 16-CAP신호 변조 방법을 사용하는 VDSL시스템에 적합하도록 디지털 심볼 타이밍 복원할 때 나타나는 타이밍 지터를 줄이는 내용을 다루고있다. 제안하는 방법은 디지털 스펙트럴 라인 방법의 심볼 타이밍 복원에 적용하였다.
제안한 방법은 기본적으로 루프 이득을 적절히 바꾸어 타이밍 지터를 줄이는 것이다. 최적의 루프 이득을 얻기 위해서 이 논문에서는 루프 이득을 두 가지 방법으로 제어하였다. 그 가운데 한 방법은 들어오는 신호로부터 얻게 되는 루프 오차에 상관없이 루프 이득을 일정 시간마다 줄여나가는 것이고, 다른 한 방법은 루프 오차의 순열로부터 타이밍 오차를 추정하여, 타이밍 오차가 큰 경우 빠른 수렴 속도를 얻기 위해서 루프 이득을 크게 하는 것이다. 이 방법은 보낸 신호의 타이밍이 갑작스럽게 바뀌는 상황에 대해서도 타이밍을 복원할 수 있게 된다.
여기서 제안한 지터를 줄이는 방법을 적용하면, 디지털 스펙트럴 라인 방법에서 타이밍 지터 특성을 향상시킬 수 있을 뿐만 아니라 타이밍의 추출에 걸리는 시간도 상당히 줄일 수 있게 된다. 이와 같은 특성은 모의실험 결과로부터 확인할 수 있다. 모의실험 결과를 살펴보면 가장 나쁜 채널 상황에서도 400심볼 이내에서 타이밍을 얻을 수 있을 뿐만 아니라, 심볼 주기의 0.4%이내의 타이밍 지터 특성을 볼 수 있다. 또한 BER이 $10^{-12}$ 이하로 이는 DAVIC이 제안하는 시스템의 요구 사항을 만족시키는 것으로 제안한 지터를 줄이는 방법을 적용한 디지털 스펙트럴 라인 방법은 DAVIC의 16-CAP을 사용하는 VDSL시스템에 적합하다고 할 수 있다.
