This thesis describes a datapath layout generator which makes a regularly structured datapath layout for microprocessors. The datapath layout generator takes a netlist and cell ordering information as input, and generates a layout for the datapath module.
It works for three-layer-metal technology, and uses two metal layers for bus and inter-bitslice routing. To reduce the channel density, first it routes most of bus connections using the second metal layer, and then it performs the over-the-cell routing using the third metal layer for the remained buses.
The channel routing algorithm is mainly based on the left-edge channel routing algorithm. But to reduce inter-bitslice routing channels, a new strategy is presented. After inter-bitslice routing tracks are assigned, it builds a constraint graph. Taking this graph into account, finally it performs bus routing. The proposed scheme is valuable in reducing the width of a datapath layout.
This datapath layout generator is programmed in SKILL language provided by Cadence Design Systems, Inc.
본 논문은 마이크로프로세서의 구조화된 데이타 패스의 레이 아웃을 얻기 위한 데이타 패스 모듈 생성기에 대하여 설명하고 있다. 이 데이타 패스 모듈 생성기는 각 선들의 연결 정보와 단위 쎌 들의 순서 정보를 입력으로 받아들여 데이타 패스 모듈의 레이 아웃을 만들어 낸다.
프로세스 테크놀로지는 3 금속층을 지원하며, 본 툴에서는 두 개의 층을 버스와 각 비트 간의 연결을 위해 사용하였다. 각 채널에 들어가는 트랙의 갯수를 줄이기 위하여, 우선 metal 2를 이용하여 연결이 가능한 버스들을 모두 연결한 다음 metal 3를 이용하여 버스들의 연결을 행하였다.
채널 안에서의 연결을 위하여 사용한 알고리즘은 Left-Edge Algorithm에 기초하고 있다. 그러나 여기서는 각 비트간에 연결이 있을 경우 연결에 필요한 면적을 줄이기 위하여 새로운 방법을 제시하였다. 여기서는 각 비트 간의 연결을 먼저 시도하고, 거기서 얻어지는 각 선들의 제한 조건들이 그래프를 형성하게 된다. 이 제한 조건에 대한 그래프를 고려하여 버스들의 연결을 행하게 된다. 이 새로운 방법은 데이타 패스의 폭을 줄일 수 있도록 해 준다.
이 데이타 패스 모듈 생성기는 Cadence Design Systems, Inc.의 SKILL언어를 이용하여 프로그램 되었다.
