Most digital VLSI designs are synchronous and the two most important issues in the design are to enable fast simulation and stable synthesis. Verilog-HDL and VHDL are widely used languages for hardware description . However they have drawbacks in terms of synthesis since the synthesis is not considered when the languages were defined. Thus, in this paper we suggest a new hardware description language which is adequate for synchronous digital systems.
The new HDL is defined with assuming that only hardware part to be synthesized is described using it and all other components related to simulation are modeled in C language. Since the hardware description is positioned at the middle of synthesis and simulation, we can eliminate most of the design bugs that are caused by mixed use of synthesis semantics and simulation semantics. We also developed a translation tool converting the hardware description into levelized C functions which are used to make compiled-code simulator. The customized simulator runs 2 to 7 times faster than the fastest commercial simulator.
이 논문에서는 새로운 하드웨어 기술 언어와 그것을 바탕으로 한 새로운 설계환경이 제안 되었다. 새로운 하드웨어 기술언어는 기존의 HDL이 동기식 디지탈 회로뿐 아니라 모든 하드웨어와 심지어는 주변 환경들 까지도 기술할 수 있도록 일반성을 가지는데 목표를 두고 있기 때문에, 빠른 속도의 시뮬레이션과 명확한 동기 요소 표시 방법이 필요한 동기 디지탈 회로의 설계에 오히려 방해가 된다는 점에 착안하여, 동기식 하드웨어 부분만을 잘 기술 할 수 있도록 하는데에 목표를 두었다.
합성 측면에서는 기존의 합성기가 이미 하드웨어 기술언어의 문법 중 합성이 가능한 일부 형태만을 받아들이고 있으므로, 새로운 언어가 합성가능한 하드웨어 부분만을 기술하는데에 사용되어야 한다는 제약을 준다고 해서 달라지는 것은 없다. 다만 기존의 합성기를 그대로 사용할 수 있도록, 새로운 언어로 작성된 기술을 합성기의 입력으로 사용되는 언어로 변환하는 툴이 필요하게 된다. 시뮬레이션의 측면에서는 전체 시스템에서의 하드웨어 외적인 요소를 모델링 하기 위해서 또다른 언어를 이용해야만 한다. 하지만, 기존의 설계환경에서도 빠른 시뮬레이션을 위해서는 C 언어에 의존하므로, 특정 설계 목표에 맞는 융통성있는 시뮬레이터를 만들 수 있다는 점에서 단점이라기 보다는 오히려 장점으로 작용한다.
새로운 언어가 유용하게 사용될 수 있도록 기존의 하드웨어 기술언어와의 상호 변환을 해주는 툴과 새로운 언어로 기술 된 하드웨어 부분을 C 언어로 변환하는 툴이 개발되었다. 생성된 C 코드는 설계자가 제공하는 테스트 루틴과 함께 빠른 속도의 시뮬레이터를 만드는데 사용된다. 이 과정에서 단순한 레벨링 기법만을 이용했음에도 동기 디지탈 회로의 특성에 힘입어 많은 속도 개선이 있었다.
