A PCR (Program Clock Reference) clock recovery DPLL (Digital Phase Locked Loop) for HDTV circuit designed using high-level synthesis is described. It adopts PCR Loading Algorithm which is the method to load PCR value to counter when every PCR arrival and Normalize Algorithm to adapt variable PCR interval. It's algorithm is verified from C language behavioral model and coded using Verilog HDL (Hardware Description Language). The code is synthesized and mapped to Altera Flex10K FPGA and tested. This circuit operates at 27MHz system clock frequency and locks to the reference given by PCR (Program Clock Reference) within 3Hz drift frequency.
PCR 클럭 복원을 위한 디지탈 위상제어루프를 상위수준 언어의 합성을 이용하여 설계하였다. PCR이 도달할 때마다 PCR값을 로드하는 PCR 로드 알고리즘을 제안하고 그와 가변 PCR간격에 적응하기 위한 정규화 알고리즘을 이용하였다. 설계는 C모델을 이용하여 매개변수를 추출하고 Verilog HDL로 기술되어 합성되었다. 합성된 타겟은 Altera Flex10K FPGA이며 PCB제작을 통해 테스트하였다. 구현된 회로는 27MHz에서 PCR기준에 의해 주어진 주파수에 3Hz 이내의 주파수 부동을 가지고 락킹한다.
