In the last decade there has been an increasing need for video compression in many multimedia applications such as desktop video conferencing, videophone, digital video recording, video-on-demand, and high-definition television(HDTV). The video coding system based on wavelet transform, namely, wavelet-based video coding system is promising due to its inherent multiresolution structure. In order to implement these video coding system in real time, the special-purpose VLSI is inevitable choice. In this thesis, we discuss efficient VLSI architectures for the wavelet-based video coding system; mainly for wavelet transform and motion estimation.
We propose an efficient architecture for 1-D wavelet transform. We present a regular output scheduling for 1-D wavelet transform and systematic systolic mapping into linear array. The main features of our architecture include systolic computation, modularity, regularity, and cascadability. While the conventional systolic scheme has a throughput of period 2N, the proposed architecture has a throughput of period N maintaining the systolic structure where N is number of inputs. We also present the minimization of the number of local interconnections for the feedback data link.
We propose a parallel systolic architecture for 2-D wavelet transform. We derive the architecture by using new computing scheme called Row-and-then-Column, and by applying systematic synthesis procedure with regular output scheduling. The proposed architecture consists of row-directional wavelet transform block and column-directional wavelet transform block. Each block is 2-D mesh-like array with regular interconnections. The area cost of the proposed architecture is 4pq MACs(multipliers and adders) that is more efficient than conventional architectures where p is the wavelet filter size and q is the number of parallel inputs. Furthermore, the proposed architecture has high regularity and modularity which brings down the design cost. Our architecture is scalable, and therefore throughput obtainable is linearly proportional to given hardware size.
We propose a new scheme for motion estimation to reduce hardware requirement and increase the speed of computation in VLSI with acceptable video performance. The proposed scheme is new block-matching criterion called Reduced Bits Mean Absolute Difference(RBMAD) that is very suitable for efficient VLSI realization of motion estimation. In order to show the hardware efficiency of the proposed scheme, we present our VLSI implementation of RBMAD and compare the statistics with VLSI of conventional MAD criterion. Through intensive simulation test, we also present that the RBMAD has competent video performance as conventional ones do.
비디오 회의, 비디오 전화, 요구형 비디오, HDTV와 같은 많은 멀티미디어 응용 시스템에서 동영상 압축에 대한 필요성이 증가되고 있다. 웨이블릿 기반 비디오 코딩 시스템은 내재된 다해상도 특성으로 인해 주목할 만한 성능을 지닐 것으로 예견된다. 이러한 비디오 코딩 시스템을 실시간으로 구현하기 위해서는 주문형 VLSI를 사용하는 것은 필수적이다. 본 논문은 웨이블릿 기반 비디오 코딩 시스템을 위한 효율적인 VLSI 구조에 대하여 다루고 있다. 특히, 계산량이 많은 웨이블릿 변환과 움직임 추정에 중점을 두고 있다.
본 논문에서는 1차원 웨이블릿 변환에 대한 효율적 구조를 제안한다. 1차원 웨이블릿 변환에 대한 규칙적 출력 스케쥴과 직선배열로의 체계적인 시스톨릭 매핑을 설명한다. 제안하는 구조는 시스톨릭 특성과 모듈성, 규칙성, 연결성등의 장점을 지닌다. 또한, N을 입력 자료의 수라고 할때 종래의 시스톨릭 방식이 2N 주기의 처리속도를 갖는 것과는 달리, 제안하는 방식은 시스톨릭 특성을 유지하면서 N 주기의 처리속도를 지닌다. 본 논문에서는 재귀 자료에 대한 연결선을 최소화하는 방안에 대해서도 제시한다.
본 논문에서는 2차원 웨이블릿 변환에 대한 병렬 시스톨릭 구조를 제안한다. 먼저, 새로운 계산 방식인 Row-and-then-Column을 제시하고, 이 방식을 사용하여 체계적 합성 방법과 규칙적 출력 스케쥴을 통해 새로운 구조를 도출한다. 제안하는 구조는 행방향 웨이블릿 변환 블럭과 열방향 웨이블릿 변환 블럭으로 구성되어 있다. 각 블럭은 규칙적인 연결을 갖는 2-D 메쉬 형태의 배열이다. p를 웨이블릿 필터 크기라 하고 q를 병렬화 인수라고 할때, 제안하는 구조의 면적비용은 4pq MAC(곱셈과 덧셈)으로서 종래의 방식보다 효율적이다. 더구나, 제안하는 구조는 높은 규칙성과 모듈성을 지니고 있어서 설계 비용도 감축시킬수 있다. 이 구조는 주어진 하드웨어 크기에 비례적으로 처리속도를 향상시킬 수 있는 확장성을 지니고 있다.
본 논문에서는 움직임 추정기를 VLSI로 구현할때 하드웨어 요구량을 감소시키면서 동작 속도를 향상시킬 수 있는 새로운 방안을 제시한다. 제안하는 방안은 비트 축소형 평균 절대 차이(RBMAD)라 명명한 블럭 정합 기준으로서 효율적인 VLSI 구현에 매우 적합하다. 하드웨어 효율성을 검증하기 위해, 본 논문에서는 제안하는 방식을 VLSI로 구현하여 종래의 방식과 비교한다. 또한 많은 실험을 통하여, 제안하는 방식이 기존의 방식과 유사한 움직임 추정 성능을 지니고 있음을 보인다.
