This thesis propose a switching network called as bypassing omega network which is multi-stage interconnection network. This network has several switching stages where each stage consists of $\frac{N}{2}$ switching elements which does 3×3 switching individually. The connection between adjacent stages consists of the perfect shuffle and horizontal connection. The perfect shuffle connection connects the input of one switching element with two switching elements of previous stage; one is at the upper group and the other is at the lower group. The horizontal connection is done from the switching element in a stage to the same position switching element of next stage. The connection pattern between adjacent stages are same throughout the system. The number of such connection at the bypassing omega network with $S_{total}$ stages is $S_{total}-1$. The design basis of the network is the implementation aspect of the switching network into VLSI chips. When someone are going to partition the switching network into modular VLSI chip, the number of required chips and chip kinds become the main decision parameter. The number of chip kinds for the system implementation should not be great and the number of total chip in the system should be small. Even though, the number of integrated gates in a chip rapidly increased as the VLSI technology evolves but the number of pin count in a chip did not increase as much as that of the gate counts. The proposed bypassing omega network is adequate for the modular partition of the switching network because it requires smaller number of stage and less interconnection wires and less pin counts in the system. The bypassing omega network, also, has very regular connection pattern so that the system modularity is very high. This regular pattern enables high fault tolerance and easy maintenance. The operations of each switching element are simple and straight forward. The operations are routing, bypassing, deflection and discarding. The routing operation switches a packet according to the routing bit of the packet and the bypassing operation sends the packet to the same position switching element of next stage thus it can sustain the already done routing information when the routing can not be done. The deflection operation deflects a packet to the incorrect direction and the discarding operation loses a packet from the system.
Two application using the bypassing omega network was proposed; one it the output buffering packet switch and the other is dual buffering packet switch which has input buffer and output buffer. The performance of each application was evaluated using network computer simulation and analyzed statistically. Network simulation was done with about thirty computers connected with each other through the LAN(local area network). The number of stages in the proposed system is smaller than that of known systems such as tandem banyan and rerouting network at the moderate system operation environment. The total hardware complexity of the proposed system, which will be the real gate counts, is smaller than that of known systems such as tandem banyan and rerouting network. From the performance evaluation, the packet loss ratio of $10^{-8}$ was obtained for 1024×1024 switching network consisting of 15 stages with the Bernoulli traffic source when the size of tail-spared buffer is 8 and the input traffic load is 0.9.
A test chip which contains 2 switching elements is designed using VTI 0.8㎛ library. The chip has 94 pin and its area is 0.99cm×0.69cm. The chip can do 3×3 or 6×6 switching and it can also support the output buffering and input output buffering. The width of data line is 4 bits and the speed of internal memory read and write is the half speed of the data transmission.
이 논문에서는 통과 오메가망이라는 새로운 다단망을 제안한다. 이 망은 여러 스위칭 단을 가지는데, 각 단은 $\frac{N}{2}$ 스위칭소자를 가지며 각 소자는 3×3 스위칭을 수행한다. 연접하는 단 간에는 완전셔플연결과 수평연결을 갖는다. 완전셔플 연결은 하나의 스위칭소자의 입력단에 두개의 연결선을 연결하는데, 하나는 전단의 스위칭소자를 반으로 나눈 상위그룹에서 가져오고 하나는 하위그룹에서 가져와서 연결한다. 수평연결은 한 단의 스위칭소자를 다음 단의 같은 위치의 스위칭소자에 연결하는 연결이다. 연접하는 단들을 연결하는 연결선의 구조가 모든 단에서 동일하고, 그 연결의 수는 모든 단의 수가 $S_{total}$일 때 $S_{total}-1$이다. 본 논문에서 제안하는 망의 제안배경은 "스위칭망은 고집적소자화에 적합한 구조를 갖져야 한다"는 것이다. 만약 혹자가 스위칭망을 고집적소자로 기능분할하여 구현하고저 한다면 가장 고려해야 하는 결정조건은 고집적소자의 필요 갯수와 고집적소자의 종류일 것이다. 최근 집적화기술의 급격한 발전으로 하나의 집적소자(chip)에 집적되는 논리소자의 수는 크게 증가하였지만 하나의 소자에 연결되는 핀의 수는 많이 증가하지 않았다. 제안하는 통과 오메가망은 스위칭망을 같은 모양으로 분할할 경우 적은 수의 소자를 필요로하며 필요한 소자의 수도 적다. 또한, 통과 오메가망은 매우 규칙적인 연결구조를 가지고 있어서 시스템의 모듈러성질이 매우 높아서 높은 고장 감내성을 가진다. 제안하는 망의 기본소자의 동작은 라우팅, 통과, 편향, 그리고 패킷폐기 등으로 분류된다. 라우팅은 임의의 패킷을 그 패킷의 목적주소 중의 한 비트를 라우팅 꼬리표로 사용하여서 스위칭하고, 통과는 임의의 패킷을 다음 단의 같은 위치의 스위칭소자로 패킷을 보내는 것이다. 편향은 임의의 패킷을 라우팅 꼬리표에 상반되는 방향으로 보내는 것이고 패킷폐기는 패킷을 없애버리는 것이다. 통과 오메가망을 이용하는 두개의 응용 예를 제안하였다. 하나는 출력에만 버퍼를 두는 것이고 다른 하나는 입력과 출력에 버퍼를 두는 것이다. 두 응용의 모든 경우에 각 스위칭소자의 내부에 버퍼를 두는 것이 효과가 있다. 네트워크 컴퓨터 시뮬레이션을 이용하여 제안한 두 개의 응용 각 각에 대한 기능을 분석하였다. 네트워크 컴퓨터 시뮬레이션은 근거리망에 연결된 약 서른 대의 워크스테이션에 서로 다른 난수발생 씨(seed of random number generator)를 갖는 시뮬레이션을 수행시켜서 빠른 시간안에 많은 자리 수의 패킷손실률을 구하였다. 제안하는 망에서 적절한 시스템 운영환경에서 필요로 하는 스위칭단의 수는 이미 알려진 직렬배년망이나 재라우팅망 보다 적으며, 하드웨워의 복잡도도 기존의 제안된 망들 보다 낮다. 성능분석에 의하면 1024×1024 출력 버퍼링 스위치에서 입력트래픽이 베르루리(Bernoulli) 특성을 가지고 꼬리여분버퍼의 길이가 8이고, 입력부하가 0.9일 때 15개의 스위칭단으로 $10^{-8}$의 셀손실률을 유지할 수 있다.
또한 제안한 두 응용시스템의 기본적 소자가 되는 98핀 시험칩을 VTI 0.8㎛ 라이브러리를 사용하여 설계하였다.
