This thesis deals with a scheduling problem of minimizing turn-around-time (TAT) for a given throughput in memory chips fabrication. In memory chips fabrication, a wafer lot should reenter the photolithography workstation as many times as the number of the circuit layers. Among these layers, some layers called "critical layers" should be processed at the same machine (where the critical layer process was initiated on) for technological reasons. Thus, the routing of a wafer lot for processing all the critical layers is determined as the lot is allocated to a particular machine for processing its first critical layer. This thesis is technically concerned with such routing policy used in a production wafer fab. To minimize TAT, an optimal allocation of wafer lots to each photolithography machine should be determined. Under some assumptions the problem is converted to a single machine problem. Some solution properties of the converted problem are then characterized in a special deterministic environment, based upon which a simulation approach is derived to analyze the relationships between the allocation size and TAT.
이 논문에서는 메모리 칩 제조에서 주어진 생산률을 만족하면서 평균 체재 시간을 최소화하는 문제를 다룬다. 메모리 칩 제조에서 웨이퍼 로트들은 회로 계층의 수만큼 포토 작업장을 방문해야 한다. 회로 계층 중에서 "중요 회로 계층"들은 공정 기술적인 이유로 인해 첫 중요 계층 회로를 가공한 장비에서 가공되어야 한다. 즉, 특정 로트가 첫 중요 회로 계층의 가공을 위해 특정 장비에 할당 되면, 그 로트의 나머지 중요 회로 계층들의 가공을 위한 라우팅이 결정된다. 이 논문은 실제 양산 중인 공장에서 사용되고 있는 라우팅 정책에 대해 기술적으로 다룬다. 평균 체재시간을 최소화하기 위해 최적의 로트 할당량이 결정되어야 한다. 몇 가지 가정 하에서 원문제는 하나의 장비를 다루는 문제로 전환된다. 전환된 문제에 대해 특수한 확정적인 상황에 대해, 몇 가지 해에 대한 성질들들 도출한다. 이 성질들에 기초하여, 할당량과 평균 체재 시간 간의 관계를 분석하기 위해 시뮬레이션 기법을 사용한다.
