In this study, for the development of next-generation HBM, high speed and low power TSV are proposed. This paper comprehensively presents design, signal integrity analysis, and modeling from an electrical perspective. The proposed TSV enablers consist of two main components. First, the TSV with the silicon dioxide well (SDW) is proposed to reduce leakage current by inserting SDW into the silicon substrate and mitigate impedance drop issues by decreasing the effective dielectric constant. Furthermore, the proposed TSV with SDW decreases parasitic capacitance in the I/O channel. Second, for the high-stack and high-speed HBM, the TSV with the passive equalizer (PEQ) is proposed to mitigate the inter-symbol-interference (ISI), and suppress crosstalk by increasing the self-inductance in the inductive coupling region. The two proposed TSV enablers can be mutually complementary when applied simultaneously for the design of the next-generation HBM. Finally, the proposed TSV enablers are verified compared with the conventional structure.
본 연구에서는 차세대 고 대역폭 메모리 개발을 위해 고속 및 저전력을 지원하는 실리콘 관통 비아를 제안하고 전기적 관점의 설계, 신호 무결성 분석 및 모델링 방법을 종합적으로 제시하였다. 본 연구에서 제안하는 실리콘 관통 비아의 구조는 크게 2 가지이며, 첫째 실리콘 다이 옥사이드 벽을 실리콘 기판에 삽입하여 누설 전류를 감소시키고, 유효 유전율을 감소시켜 임피던스 드랍 문제를 완화하였다. 또한, 오프 칩 인터커넥션에서 발생되는 기생 캐패시턴스를 감소시켜 IO의 다이나믹 전력 소모를 감소시켰다. 둘째, 고 스택 형태의 차세대 고대역폭 메모리에 대해 패시브 이퀄라이저를 삽입함으로써, 고속 신호 전송 시 발생되는 심볼간 간섭을 줄일 수 있다. 또한, 자기 인덕턴스를 증가시킴으로써, 서로 다른 신호 실리콘 관통 비아 간에 발생되는 크로스톡을 감소시킬 수 있었다. 본 연구에서 제안하는 2 가지 제안하는 구조는 차세대 고 대역폭 메모리 설계에 있어서, 상호보완적으로 동시에 활용이 가능하다. 최종적으로 제안하는 구조를 기존 구조와 비교함으로써, 유효한 설계 구조임을 검증하였다.
