The growth of the battery-powered wireless market, especially in the context of IoT and biomedical applications, has driven the demand for ultra-low-power (ULP) wireless systems. These ULP systems have a wide range of applications, from bio-signal acquisition devices to smart homes and factories. Efficient energy management is critical for ULP wireless systems due to limited energy sources and high energy demands of radio transmission and computing. Duty cycling, which involves turning on specific system blocks only when needed, is a key strategy to conserve energy.
The accuracy of the sleep timer, a crucial component in duty cycling, affects the overall energy consumption of ULP wireless nodes. Various types of sleep timers, such as crystal oscillators, MEMS oscillators, and on-chip sleep timers, are used to manage power consumption and accuracy. On-chip sleep timers can achieve accuracy better than $\pm$500 ppm with the help of lookup tables and temperature sensors. Additionally, on-chip sleep timers are cost-effective as compared to external crystal or MEMS oscillators. They eliminate the need for additional components, reducing the bill of materials (BOM) cost and simplifying the overall design.
However, the impact of process scaling on on-chip sleep timers is a significant challenge. Process scaling leads to increased leakage currents, which affects the sleep timer's intrinsic temperature dependency. To address this issue, this dissertation proposes a new architectural-level change which is the ultra-low-voltage (ULV) sleep timer architecture. ULV architecture helps limit intrinsic temperature dependency, reducing the calibration burden, including temperature sensor resolution.
In this dissertation, conventional FLL-based on-chip sleep timer architectures are classified into three types: voltage-domain, phase-domain, and current-domain. Each has its advantages and challenges, with voltage-domain being simple but challenging to implement in ULV, phase-domain offering in-situ temperature digitization but adding power overhead, and current-domain offering good temperature-dependence performance but being challenging in ULV due to VDD-hungry circuits.
This dissertation presents a new on-chip sleep timer architecture, based on time-domain FLL, that is process-scalable. The proposed IC is built in ULV to limit intrinsic temperature dependency by suppressing leakage levels. It replaces VDD-hungry circuits with scalable ones, offers reference resistance multiplication without adding significant temperature dependency, and provides in-situ temperature digitization for LUT-based calibration.
사물 인터넷 및 의료 응용 분야에서 특히 많이 사용되는 배터리 전원으로 구동되는 무선통신 시스템 시장은 급격히 성장하고 있으며, 이에 맞추어 초저전력 무선통신 시스템에 대한 수요 역시 급격히 증가하고 있다. 이러한 초저전력 무선통신 시스템은 생체 신호 수집 장치에서 스마트 홈 및 스마트 팩토리 시스템에 이르기까지 다양한 응용 분야에서 사용되고 있다. 초저전력 무선통신 시스템은 무선통신과 컴퓨팅의 에너지 소모가 크고, 에너지원이 제한되어 있으므로 에너지 효율적인 시스템 운용이 매우 중요하다. 이를 위해 특정 시스템 블록이 필요한 경우에만 해당 블록을 구동시키는 듀티 사이클링 기법이 사용되며 듀티 사이클링의 에너지 효율을 높이는 것이 중요하다고 할 수 있다.
듀티 사이클링 기법의 중요한 구성 요소인 슬립 타이머의 정확도는 초저전력 무선통신 노드의 전체 에너지 소비 효율에 영향을 미친다. 크리스탈 오실레이터, MEMS 오실레이터 및 온칩 슬립 타이머와 같은 다양한 유형의 슬립 타이머가 사용되고 있고, 온칩 슬립 타이머는 룩업 테이블과 온도 센서의 도움을 받아 $\pm$500 ppm 급 정확도 성능을 달성할 수 있다. 또한 온칩 슬립 타이머는 추가 구성 요소를 필요로하지 않아 BOM (Bill of Materials) 비용을 줄이고 전체 디자인을 단순화시킬 수 있기 때문에 외부 크리스탈 또는 MEMS 오실레이터와 비교했을 때 비용 효율적인 장점이 있다.
공정 미세화에 대응 하는 것이 온칩 슬립 타이머가 당면하고 있는 가장 큰 과제라고 할 수 있다. CMOS 공정이 미세화 됨에 따라 누설 전류가 급격히 증가하고 이는 슬립 타이머 회로 자체의 온도 의존성에 크게 영향을 미친다. 이 문제를 해결하기 위해 본 논문은 회로 구조적인 수준의 변화를 제안하며 그 구조는 초저전압 슬립 타이머 구조이다. 초저전압 구조는 누설 전류의 증가를 효과적으로 억제하고 이를 통해 공정 미세화에 따라 크게 증가하는 슬립 타이머 자체의 온도 의존성을 효과적으로 제한한다.
본 논문에서는 기존의 주파수 잠금 루프 기반 온칩 슬립 타이머 구조를 전압 도메인, 위상 도메인 및 전류 도메인 세 가지 유형으로 분류하고 분석한다. 각각의 구조의 장점과 한계를 분석하고, 제안하는 새로운 구조가 기존 구조의 한계를 어떻게 극복할 수 있는지 설명한다. 제안된 초저전압 슬립타이머 구조는 기존의 구조들과는 달리 시간 도메인에서 동작하는 특징이 있는데, 이를 실현하기 위해 어떠한 회로적 기법이 사용되었는지 본 논문은 설명한다.
