In recent studies, numerous hybrid DC-DC converters have demonstrated superior efficiency and power density when compared to traditional buck converters. However, to utilize these hybrid DC-DC converters effectively, a meticulous design approach is essential. Typically, hybrid converters excel in specific applications, dominating conventional power converter topologies. This paper presents two DC-DC converters specifically designed for high-voltage, high-power applications and compact mobile applications. Part 1 of this paper presents a 48V-to-1V quadruple step-down (QSD) DC-DC converter. The QSD comprising 4 parallel-inductors and 3 series-capacitors can efficiently supply up to 10A with fully monolithic 12V LDMOS by lowering the switching voltage to be quartered. The hysteretic copied on-time (HCOT) control allows clockless synchronization of 4-phase QSD without collapsing series-capacitor voltages. The 2-phase all-hysteretic (2× slew rate) mode is also presented for voltage droop mitigation under extreme load fluctuations. The chip fabricated in 0.18μm BCD shows a peak efficiency of 88.5% and achieves Δ80mV sag and 1μs 2%-recovery time for a 6.3A/50ns load transition. Part 2 of this paper presents a parallel switched capacitor (PSC) hybrid DC-DC converter design methodology that can find a structure suitable for any given target voltage conversion ratio (VCR$_{Target}$). The proposed chip, fabricated using a 28nm CMOS process, occupies a die area of 3.08mm$^2$. The chip is designed for 3.6V-to-1V voltage conversion ratio (VCR) and is capable of supplying up to a 1.5A load current. The PSC hybrid converter employs a 0.56μH (1608) inductor, a 10μF C$_1$ capacitor (1608), and die-attached 4.7μF C$_2$ and C$_3$ (1005). Excluding C$_2$ and C$_3$ vertically placed on the die, the total module area comes to 5.64mm$^2$. Despite such a compact footprint, the chip achieves a peak efficiency of 94.1% at a load current of 0.4A. These results highlight the effectiveness of our proposed PSC hybrid converter design methodology.
종래의 벅 컨버터 보다 높은 효율 및 전력 밀도를 달성하기 위해 하이브리드 전력컨버터에 대한 연구가 근래 활발하게 진행되고 있다. 하지만 이러한 하이브리드 DC-DC 컨버터를 효과적으로 활용하기 위해서는 세심한 설계 접근 방식이 필요하다. 일반적으로 하이브리드 컨버터는 특정 조건에서 종래의 전력 컨버터 보다 뛰어난 전력 효율 성능을 나타낸다. 본 논문은 고전압, 고전력 응용 분야 및 소형 모바일 응용 분야에 특별히 설계된 두 개의 DC-DC 컨버터를 제안하였다. 먼저 본 논문의 1 부에서는 48V에서 1V 변환에 적합한 quadruple step-down(QSD) DC-DC 컨버터를 제시하였다. 4개의 병렬 인덕터와 3개의 직렬 캐퍼시터로 구성된 QSD는 스위칭 전압을 1/4로 낮춤으로써 12V LDMOS를 사용하여 최대 10A까지 효율적으로 공급할 수 있다. hysteretic copied on-time (HCOT) 제어는 시리즈 캐퍼시터 전압의 붕괴 없이 4-phase의 QSD를 클록 없이 동기화를 가능하게 했다. 또한 극단적인 부하 변동 하에서 출력 전압 드롭 완화를 위한 2-phase all hysteretic (2P-AH) 모드도 제시되었다. 0.18μm BCD 공정으로 제작된 QSD 칩은 최대 효율 88.5%를 달성하였고, 6.3A/50ns 부하 전환에 대해 Δ80mV 의 출력 전압 강하와 1μs 2%-회복 시간을 나타내었다. 본 논문의 2부에서는 주어진 목표 전압 변환 비율(VCR$_{Target}$)에 적합한 구조를 찾을 수 있는 parallel switched capacitor (PSC) 하이브리드 DC-DC 컨버터 설계 방법론을 제시하였다. 제안된 칩은 28nm CMOS 공정을 사용하여 제작되었으며, 다이 면적은 3.08mm$^2$이다. 이 칩은 3.6V에서 1V의 전압 변환 비율(VCR)을 위해 설계되었으며, 최대 1.5A의 부하 전류를 공급할 수 있다. PSC 하이브리드 컨버터는 0.56μH(1608) 인덕터, 10μF C$_1$ 캐퍼시터(1608), 그리고 다이에 부착된 4.7μF C$_2$ 및 C$_3$(1005)를 사용했다. 다이 위에 수직으로 배치된 C$_2$ 및 C$_3$를 제외하고 전체 모듈 면적은 5.64mm$^2$이다. 이러한 소형 면적에도 불구하고, 칩은 0.4A의 부하 전류에서 최대 효율 94.1%를 달성할 수 있었다. 이러한 결과들은 제안된 PSC 하이브리드 컨버터 설계 방법론이 유효함을 증명하였다.
