Quantizer is currently used as a core circuit in numerous applications, such as digital low dropout voltage regulator (LDO), analog-digital converters (ADC), and digital phase-locked loop (PLL). Recently, compared to voltage-domain quantizer of which the nominal voltage has decreased due to process miniaturization, the time domain quantizer has the advantage of finer time resolution as the intrinsic delay caused by the resistance and capacitor (RC delay) of the transistor itself is reduced due to the miniaturization of process, so that it can reduce area and power consumption compared to the voltage domain quantizer. Among types of time domain quantizer, utilizing a voltage-controlled ring frequency oscillator (VCO) has the advantage of being able to achieve high resolution while minimizing the number of delay cells due to its structural characteristics.
In the first work, a Ring VCO using linearity enhancement technique was proposed. In the PLL application, to secure loop characteristic from the nonlinearity of ring VCO, varactors with DC bias control scheme were used.
In the second work, a digital LDO using a VCO-based edge-racing time-domain quantizer was proposed. By providing results quickly only when the difference between the reference voltage and the output voltage is large, and providing results slowly when the difference becomes small, the trade-off between fast calibration speed and power consumption is eliminated. Additionally, it can achieve faster correction speed by providing multi-bit results from the ring VCO-based edge racing time-domain quantizer in the transient state.
In the third study, an analog-to-digital converter with a multi-gaga-per-seconds sampling rate was proposed. In the conventional architecture using a ring VCO, a linearity calibration circuit was necessary to compensate for nonlinearity of the ring VCO, while resulting in a large area and power consumption. To reduce the power consumption and active area, the proposed ADC consists of two stages: a flash ADC in the first stage and a VCO-based ADC in the second stage. Using the output data of the flash ADC in the first stage, a residue of a sampled input voltage is shifted to the most linear section of the ring VCO in the second stage to obtain an moderate ENOB with multi-GS/s sampling rate without a linearity calibration circuit.
양자화기는 디지털 저전압강하 전압안정기와 아날로그-디지털 변환기, 디지털 위상교정루프 등, 현재 수많은 어플리케이션에 핵심 회로로 사용되고 있다. 최근에 공정의 미세화로 인해 동작 가능 전압이 줄어드는 전압 도메인 양자화기 보다 시간 도메인 양자화기는 공정의 미세화로 인해 트랜지스터 소자 자체의 저항과 커패시터로 인한 딜레이가 줄어듦에 따라 시간 분해능이 더 세밀화 되는 장점을 갖기 때문에, 면적과 전력소모를 줄일 수 있다. 그 중, 전압 제어 기반의 링 모양의 주파수 발진기를 활용한 구조는, 구조적인 특성 덕분에 딜레이 셀 개수를 최소화 하면서도 고 분해능을 달성할 수 있다는 장점을 가지고 있다.
첫 번째 연구에서는 링 모양의 전압 제어 주파수 발진기의 선형성을 향상시키는 방법을 연구하였다. 해당 연구는 위상고정루프에서, 비선형으로 인한 루프 특성이 변하는 이슈를 해결하기 위한 연구로, 베렉터의 정류 바이어스 전압을 조절할 수 있는 회로를 사용하였다.
두 번째 연구에서는 edge racing 컨셉을 활용한 시간 도메인 양자화기를 활용한 디지털 저전압 강하 전압 안정기를 연구하였다. 기준 전압과 출력 전압의 차이가 클 때에만 빠르게 결과를 내놓고, 차이가 작아 지게 되면 느리게 결과를 내놓음으로써, 빠른 교정 속도와 전력 소모간의 Trade-off를 없애었다. 또한, Transient State에서는 해당 양자화기에서 다중 Bit 결과를 내놓음으로써 좀 더 빠른 교정 속도를 내도록 하였다.
세 번째 연구에서는 수 기가 대역의 샘플링 속도를 내는 아날로그-디지털 변환기를 연구하였다. 전압 제어 기반의 링 모양의 주파수 발진기를 사용하는 기존 구조의 경우, 비선형성을 보상하기 위하여 선형성 교정 회로가 필수적으로 요구되었고, 큰 면적과 전력 소모를 야기하였다. 이를 해결하기 위하여, 두 스테이지로 구성하여 첫번째 스테이지에서는 낮은 분해능의 플래시 ADC를 사용하여, 샘플링 한 전압을 두번째 스테이지에 있는 VCO의 가장 선형적인 동작을 하는 구간으로 이동시켜, 선형성 교정 회로가 없이 적당한 ENOB을 달성하도록 하였다.
