With the increment of data traffic, demanding high-speed wireline communication has been increased. As a result, the data speed of the Ethernet standard has increased. Multi-channel clock and data recovery circuits have been developed to support high-speed Ethernet data. This paper presents a method to dynamically reduce deterministic jitter occurring in a multi-channel clock and data recovery system. It introduces a dynamic algorithm optimizing the process of compensating for non-linearity in phase rotator using digital mapping functions and removing residual phase through continuous phase correction. Additionally, it enhances the efficiency of residual phase compensation via delay-locked loop circuits and widens the range of compensatable frequency offsets through switches. Through this proposed method, the jitter of recovered clock from 28Gb/s data can be compensated to less than 143fs when the frequency offset ranges from -1200ppm to 1200ppm.
데이터 트래픽의 증가에 따라 통신 대역폭 증가가 요구되었다. 이에 따라 이더넷 스탠다드의 데이터 속도가 증가해왔다. 높은 속도의 이더넷 데이터를 지원하기 위해 다중 채널을 통한 클록 및 데이터 복원 회로가 발전하고 있다. 본 논문에서 다중채널에서의 클록 및 데이터 복원 회로에서 발생하는 결정적인 지터를 동적으로 줄이는 방법을 제시한다. 위상 회전기의 비선형을 디지털 매핑함수를 활용하여 보상하고 잔여 위상을 연속적 위상 보정을 통해 제거하는 과정을 최적화시키기 위한 동적 알고리즘을 제시하였다. 또한 지연고정 루프 회로를 통해 잔여 위상 보상의 효율성을 높였으며, 스위치를 통해 보정 가능한 주파수 오프셋의 범위를 넓혔다. 제시한 방법을 통해 –1200ppm부터 1200ppm까지의 주파수 오프셋을 가진 28Gb/s 데이터로부터 복원된 7GHz의 4분할 클록의 지터를 RMS 값으로 환산하였을 때, 143fs 이하로 보상 할 수 있다.
