In this paper, we propose, for the first time, a full wafer scale chip architecture design considering power integrity for hyper-scale artificial intelligence training and inference computing. To ensure the power integrity of the proposed full wafer scale chip, we designed and modeled a hierarchical power distribution network and verified it by comparing it with 3D electromagnetic simulation results. Furthermore, we set a current spectrum-based target impedance for the modeled power distribution network of the full wafer scale chip. Additionally, we analyzed the simultaneous switching noise in the proposed power distribution network and applied a decoupling capacitor design methodology considering this noise. Finally, by analyzing the impedance and simultaneous switching noise in the power distribution network with the decoupling capacitor design applied, we verified whether the power integrity of the proposed full wafer scale chip is satisfied.
본 논문에서는 처음으로 초거대 인공지능 훈련 및 추론 컴퓨팅을 위해 전력 무결성을 고려한 풀 웨이퍼 스케일 칩 아키텍쳐 설계를 제안하였다. 제안한 풀 웨이퍼 스케일 칩의 전력 무결성을 위해 계층적 전력 분배망을 설계 및 모델링 했으며, 이를 3차원 전자기 시뮬레이션 결과와 비교함으로서 검증하였다. 그리고, 모델링된 풀 웨이퍼 스케일 칩의 전력 분배망을 위한 전류 스펙트럼 기반의 목표 임피던스를 설정하였다. 또한, 제안한 전력 분배망에서의 동시 스위칭 잡음을 분석하고, 를 고려한 디커플링 커패시터 설계 방법론을 적용하였다. 마지막으로, 디커플링 커패시터 설계를 적용한 전력 분배망에서의 임피던스 및 동시 스위칭 잡음을 분 함으로서, 제안한 풀 웨이퍼 스케일 칩의 전력 무결성이 만족하는지를 검증하였다.
