Modular design is critical in reducing hardware designer’s cognitive load and development cost. However, it is challenging to modularize high-performance pipelined circuits with structural, data, and control hazards because their resolution—stalling, and bypassing, and discard-and-restarting—introduce cross-stage dependencies. The dependencies could potentially mandate monolithic control logic and create combinational loops, hindering modular design. An effective method to modularize pipelined circuits is valid-ready interfaces, but they apply to a relatively simple form of pipelined circuits only with structural hazards.
We propose hazard interfaces, a generalization of valid-ready interfaces that can modularize pipelined circuits not only with structural but also with data and control hazards. The key idea is enveloping the cross-stage dependencies within interfaces. We also design combinators for hazard interfaces in the style of map-reduce that facilitate decomposition of control logic. We implement a compiler (to synthesizable Verilog) for a prototype language supporting hazard interfaces and combinators, and design a sound and efficient type checker that proves the absence of combinational loops. With case studies on 5-stage RISC-V CPU core and 100Gbps Ethernet NIC, we demonstrate that hazard interfaces indeed facilitate modular design while incurring no noticeable cost in performance, power, and area over reference designs in Chisel and Verilog.
모듈러한 설계는 하드웨어 설계자의 인지 부담과 개발 비용을 줄이는 데 중요하다. 하지만 구조적, 데이터 및 제어 해저드를 포함한 고성능 파이프라인 회로에서는 해저드를 해결하기 위한 방법—스톨, 바이패스, 버리고 다시 시작—이 스테이지 간 의존성을 도입하기 때문에 모듈러하게 설계하기 어렵다. 이러한 의존성은 모놀리식한 제어 논리를 강제할 수 있으며 모듈러한 설계를 방해하는 잠재적인 조합 루프가 존재할 수 있다. 파이프라인 회로를 모듈러하게 설계하기 위한 효과적인 방법으로 유효-준비 인터페이스가 있지만, 이는 오직 구조적 해저드만 포함된 비교적 간단한 형태의 파이프라인 회로에만 적용될 수 있다.
우리는 유효-준비 인터페이스를 확장하여 데이터 및 제어 해저드가 포함된 파이프라인 회로 또한 모듈러하게 설계할 수 있는 해저드 인터페이스를 제안한다. 핵심 아이디어는 스테이지간 의존성을 인터페이스 내에 포함시키는 것이다. 또한 제어 논리를 모듈러하게 분해하는 데 도움이 되는 맵-리듀스 형태의 해저드 인터페이스를 위한 조립기를 설계한다. 우리는 해저드 인터페이스 및 조립기를 지원하는 프로토타입 언어에 대한 (합성 가능한 Verilog로의) 컴파일러를 구현하고, 조합 루프의 부재를 증명하는 견고하고 효율적인 타입 체커를 설계한다. 5스테이지 RISC-V CPU 코어와 100Gbps 이더넷 네트워크 카드(NIC)의 사례 연구를 통해 우리는 해저드 인터페이스가 실제로 모듈러한 설계를 용이하게 하는 동시에 성능, 전력 및 면적에서 Chisel 및 Verilog의 기존 디자인에 비해 별다른 비용을 발생시키지 않음을 보여준다.
