In this paper, we analyzed Network-on-Chip (NoC) of the next-generation processor architecture for exascale AI supercomputers, Full Wafer Scale Chip (FWSC). We investigated the signal integrity (SI), power consumption, and latency based on the characteristics of the NoC interconnect and proposed a suitable NoC interconnect structure. The 2D mesh NoC of FWSC is designed using the conventional router structure and on-chip interconnect. Through this, we analyze the signal integrity, power consumption, and latency in the wafer-scale NoC. Additionally, we designed on-chip interconnect suitable for the wafer-scale NoC, which has a significant impact on SI, power consumption, and latency. The proposed interconnect minimizes crosstalk and capacitance by reducing the thickness of NoC signal lines and arranging adjacent signal lines diagonally. The proposed interconnect was verified by comparing it with the conventional interconnect in various aspects. As a result, the proposed interconnect outperforms the conventional
본 논문에서는 인공지능 슈퍼컴퓨터를 위한 차세대 프로세서 아키텍처인 Full Wafer Scale Chip (FWSC)의 NoC에 대해서 분석하고 NoC 인터커넥트의 특성에 따른 신호 무결성과 전력소모 및 지연시간을 분석하고 적합한 인터커넥트 구조를 제시하였다. FWSC의 2D mesh NoC를 기존의 router 구조와 on-chip 인터커넥트를 이용하여 설계하였으며, 이를 통하여 웨이퍼 크기의 NoC에서 발생하는 SI 및 전력소모와 지연시간에 대해서 분석하였다. 크로스톡과 같은 SI 문제 뿐 만 아니라 시스템의 전력소모와 지연시간에도 큰 영향을 미치는 웨이퍼 크기의 NoC에 적합한 인터커넥트에 대해 분석하고 밀집한 고속 NoC에 적합한 인터커넥트를 제시하였다. NoC 신호 선의 두께를 줄이고 인접한 신호 선과 대각선으로 배치하여 크로스톡과 커패시턴스를 최소화하는 구조이다. 제시한 인터커넥트를 기존의 인터커넥트와 비교하여 다양한 측면에서 검증하였다. 결과적으로, 우리는 제안한 인터커넥트가 신호 무결성 및 전력소모와 지연시간 측면에서 기존의 인터커넥트 구조에 비해 웨이퍼 크기의 NoC에서 우위를 갖는 것을 검증하였다.
