This work proposes a 3-stage dual-residue pipelined-SAR ADC. An interpretation of capacitive interpolation as a binary search algorithm was discussed to derive 2nd stage dual-residue generation method. By adding one stage to the conventional two-stage dual-residue pipelined structure, it is expected that the sampling rate can be increased at given clock frequency. To demonstrate implementation, simulations were configured in 28nm FDSOI process with Cadence.
본 논문은 세 번째 단을 갖는 이중 잔류 용량성 인터폴레이션 파이프라인 축차비교형 아날로그-디지털 변환기에 관한 연구이다. 세 번째 단 구성을 위해 용량성 인터폴레이션의 이진 탐색 알고리즘으로서의 해석을 보였고, 두 번째 단에서의 이중 잔류 생성법에 관해 논의하였다. 제안하는 방법을 이용하여 기존의 두 개 단을 갖는 이중 잔류 파이프라인 구조에 한 개의 단을 추가하면, 같은 clock 주파수에서도 샘플링 속도를 올릴 수 있다. 구현의 예시를 보이기 위해 28nm FDSOI 공정을 이용하여 회로를 구현하여 시뮬레이션 하였다.
