This paper introduces a Split Time-Interleaved SAR ADC with fully on-chip background timing mismatch calibration. The proposed design involves ADC$_{A1}$ in Part A and ADC$_{B1}$ in Part B, each operating as a reference ADC from the other Part. Additionally, to correct timing skew, a sign equality based calibration technique is employed using the reference slope (r$_{sign}$) of adjacent channels and the error value (e$_{sign}$) with the reference ADC. This calibration technique is implemented with using simple logic gates, reducing area overhead and enabling on-chip implementation. By utilizing a split structure, the ADC input impedance can be maintained consistently, effectively removing calibration spurs that arise when using reference ADCs.
본 논문은 mismatch calibration이 on-chip으로 구현되는 Split 구조의 시분할 축차 비교형 아날로그디지털 변환기 회로를 소개한다. 제안된 회로는 Part A의 ADC$_{A1}$과 Part B의 ADC$_{B1}$이 각각 다른Part의 reference ADC로 동작한다. 또한, 타이밍 스큐를 교정하기 위해서 인접 채널의 Reference slope (r$_{sign}$)와 reference ADC와의 error value (e$_{sign}$)를 이용하는 부호 동일 기반의 교정 기법을 사용한다. 이 기법은 간단한 로직 게이트로 교정 회로를 만들 수 있어 면적 낭비를 줄일 수 있고 on-chip으로 구현할 수 있다. Split 구조를 사용하여 ADC 인풋 임피던스가 일정하게 유지될 수 있고, 이것은 reference ADC 사용시에 발생하는 calibration spur를 효과적으로 해결할 수 있다. 본 연구에서는 부호 동일 기반의 교정 기법과 split 구조를 결합하여 기존의 문제점을 해결한 시분할 축차 비교형 아날로그 디지털 변환기 회로를 구현할 수 있다.
