In this thesis, fully-dynamic noise-shaping interpolating successive approximation register (SAR) analog-to-digital converter (ADC) is proposed to be utilized at the pipeline backend for an energy-efficient high-resolution dual-residue pipeline-SAR architecture. Segmentation technique for the capacitive interpolating digital-to-analog converter (DAC) is also proposed to solve the parasitic sensitiveness of the previous capacitive interpolation, and thereby, to enhance the resolution of the proposed architecture: Signal-to-quantization noise ratio (SQNR) of +20-dB is increased by the proposed segmentation technique. The gain-error free pipeline architecture and the high-resolution capability of the proposed backend noise-shaping interpolating-SAR ADC allow small residue gain, which does not degrade the advantages of the dual-residue architecture, even in the high-resolution pipeline ADC design. Therefore, the strict requirements conventionally imposed on the residue amplifier are significantly alleviated at the aspect of power, calibration, and linearity. Moreover, by utilizing the first stage of the residue amplifier not only for the dual-residue amplification but also for the kT/C-noise cancellation in the first-stage ADC, gain and offset requirements could be further relaxed, while the original merits are preserved. The prototype pipeline ADC was fabricated in a 180-nm CMOS technology and achieves a signal-to-noise and distortion ratio (SNDR) of 81.2-dB in a 1.5-MHz bandwidth at an over-sampling ratio (OSR) of 8 with an SNDR Schreier figure of merit (FoM) of 170.4-dB without any calibration.
본 논문에서는, 고에너지효율 고해상도 이중 잔여 파이프라인 축차 비교 구조를 위해, 완전 동적 노이즈 쉐이핑 보간 축차 비교형 아날로그-디지털 변환기를 제안하여 파이프라인 뒤 단에 사용한다. 정전식 보간 디지털-아날로그 변환기를 세그먼트 화하여 동작하는 기술도 제안하여, 기존의 정전식 보간법이 기생 정전 용량에 민감한 특성을 가져 제안한 구조에서 제한된 해상도를 갖게 하는 문제를 해결한다. 단 간의 이득 오차에 자유로운 파이프라인 구조와, 제안한 뒤 단 아날로그-디지털 변환기의 고해상도 역량은, 작은 단 간의 이득을 허용하며 고해상도 파이프라인 변환기 설계임에도 이중 잔여 구조의 장점을 취한다. 이로 인해, 기존의 고해상도 파이프라인 구조에서 증폭기에 부과되던 엄격한 요건들을 전력, 보정, 선형성 측면에서 상당히 완화시킨다. 또한, 이중 잔여 증폭을 위한 증폭기의 첫 단을 앞 단 변환기에서 kT/C 잡음 상쇄에도 사용하여, 해당 기술의 장점을 유지한 채 증폭기의 이득과 오프셋 요건들도 줄인다. 180nm 공정을 사용하여 제작된 제안한 파이프라인 아날로그-디지털 변환기는 81.2dB 신호 대 잡음과 왜곡 비, 오버 샘플링 비율 8을 통한 1.5MHz 대역폭, 170.4dB SNDR Schreier FoM의 성능을 어떠한 보정 없이도 갖는다.
