Recent computing-in-memory (CIM) achieves high energy efficiency with charge-domain computation and multi-bit input driving. However, the previous works still require high power consumption and trade computation signal-to-noise ratio (SNR) for energy efficiency. This work proposes an energy-efficient and accurate multi-bit input/weight-parallel CIM processor with four key features: 1) a 10T2C sign-magnitude cell with voltage-capacitance-ratio (VCR) decoding for 5-bit analog inputs with only 2-level supply voltages, 2) a computation word line (CWL) charge reuse method for input driver power reduction, 3) a signal-amplifying noise canceling voltage-to-time converter (SANC-VTC) for SNR improvement, and 4) a distribution-aware time-to-digital converter (DA-TDC) for ADC power reduction. The proposed CIM processor is simulated in 28 nm CMOS technology with 1.25 mm$^2$ area. As a result, it achieves 4.44 mW power consumption and 332 TOPS/W energy efficiency with 72.43% benchmark accuracy (@ ImageNet, ResNet50, 5-bit input/5-bit weight).
최근의 컴퓨팅 인 메모리는 전하 기반의 연산과 멀티 비트 입력을 통해 높은 에너지 효율에 달성한다. 하지만 기존의 방식들은 전력 소모가 크고, 에너지 효율을 위해 신호-잡음비를 희생한다는 문제가 있다. 본 논문은 에너지 효율적이면서도, 정확도가 높은 컴퓨팅 인 메모리 프로세서를 제안하며, 다음의 네 가지 특징을 포함한다: 1) 전압-전기용량 기반 연산을 통해 두 단계의 공급전압으로 5비트 입력 연산을 지원하는 10T2C 부호-크기 연산 셀, 2) 입력 드라이버 전력 소모를 줄이기 위한 연산 워드라인 전하 재사용, 3) 신호-잡음비를 높이기 위한 신호 증폭 잡음 제거 전압-시간 컨버터, 4) 아날로그-디지털 컨버터 전력 소모를 줄이기 위한 데이터 분포 이용 시간-디지털 컨버터. 제안하는 컴퓨팅 인 메모리 프로세서는 28nm CMOS 공정에서 구현하여 검증하였다. 결과적으로, 4.44mW의 전력을 소모하고, 1.25mm$^2$의 면적을 차지하였으며, 332 TOPS/W의 에너지 효율과 72.43%의 벤치마크 정확도에 달성하였다 (ImageNet, ResNet50, 5 비트 입력 및 가중치).
