For fast buffering of large stepwise input to an nF-range capacitive load, this paper presents a 5-V rail-to-railinput/output paralleled-amplifier in which a dynamic class-C amplifier (DCCA) and a linear single-stageoperational transconductance amplifier (OTA) are combined in parallel. During slew time, the DCCA, which isdesigned to consume a near-zero static current, dominantly supplies the dynamic current up to 8.5 mA to theoutput. When the output gets closer to the fine-settling region, the DCCA is rapidly faded out in virtue of adedicated near-zero dead-zone control (NDZC), and it hands over to the linear OTA. A current-redistributive railto-rail Gm-boosting technique is also proposed so that the OTA can have a wide gain-bandwidth product (GBW)even over the rail-to-rail input range while minimizing the quiescent current dissipation. The prototype chip wasfabricated only with 0.5-μm 5-V CMOS devices, and it occupies a die area of 0.03 μm2. The proposed amplifierconsumed a static current of 3.1 μA with a supply voltage of 5 V. The slew rates with load capacitances (CL) of0.8 and 10 nF were measured to be 10.3 and 0.86 V/μs, respectively, for a step input of Δ4.2 V, which is a stateof-the-art result compared to prior chips. The measured GBW of 10 – 127 kHz was achieved over 0.8 – 10 nF CLwith ≥ 59° phase margin. The measured GBW deviation in a common-mode voltage (VCM) range of 0.3 to 4.7 Vwas within the maximum of 20%.
캐패시턴스 로드에 대해 큰 스텝 인풋을 빠르게 버퍼링 하기 위해서, 5V의 레일 투 레일 인풋구조를 갖는 다이나믹 증폭기와 단일 스테이지 연산 증폭기를 병렬로 연결한 병렬 증폭기를제시한다. 정상상태에서 거의 0A의 대기 전력을 소모하는 제안하는 다이나믹 증폭기는슬루상황에서 큰 동적 전류를 공급함과 동시에, 이를 안정 영역에 도달할 때까지 공급하여 1%정착 시간을 크게 감소시키는 데드존 조절 기법을 포함한다. 단일 스테이지 연산 증폭기는 트랜스컨턱턴스를 크게 증가시킬 수 있는 기법을 레일-투-레일 구조에 적용하여 대역폭을 증가시켰으며,전류 재분배 기법을 통해 모든 입력 구간에서 트랜스 컨덕턴스의 에러를 감소시켰다. 또한 동일기법은 동적 구간에서 연산 증폭기 자체의 슬루율 또한 증가시키는 추가적인 기능도 제공한다.마지막으로 단일 스테이지의 낮은 이득을 개선하기 위해 출력 임피던스 증폭 기법을 활용하였다.
