In this dissertation, noise reduction techniques in integrated circuits for communication is dealt with. In general, it is very important to achieve low noise performance in integrated circuits for communication. On the receiver side, low noise performance is required to achieve low receiver sensitivity. Phase noise (PN) degrades the receiver's signal-to-noise ratio (SNR) through reciprocal mixing with interferers. On the transmitter side, the PN can affect other channels and pollute the EVM in the modulated transmit output, interfering with communication. We propose techniques to achieve low noise performance in terms of receiver and transmitter for smooth communication. On the receiver side, a nested-feedforward noise-canceling (NFF-NC) technique is proposed in a transimpedance amplifier (TIA) for optical communication. The proposed technique minimizes the noise voltages of the second and noise-cancelling (NC) stages of the TIA, significantly improving the noise compared to the conventional NC technique. As a result, the proposed technique shows a noise reduction of 30$\%$ compared to the conventional-NC technique. The proposed NC structure also improves the loop stability by adding LHP zero due to the feedforward (FF) stage. The proposed NFF-NC TIA was fabricated in a 65 nm CMOS process and consumes 10.1 mW of power from 1.3 V supply. The proposed TIA achieves a dc transimpedance gain of 56.3 dB and a 3 dB bandwidth (BW) of 6.5 GHz. The average input noise current density ($\overline{i_{n,in,avg}}$) is 15.1 $pA/\sqrt{Hz}$. Eye diagrams were also measured for a pseudo-random binary sequence of $2^7-1$ with a data rate of 8.5 Gb/s. Compared to previous TIAs with similar data rates, the highest levels of noise and FoM are achieved. From the transmitter point of view, a FS for UHF RFID reader SoC is introduced. Transmitter noise performance is very important to meet the stringent spectrum mask and spurious emission requirements of UHF RFID reader SoCs. PN of the FS is the most dominant performance in transmitter noise. The FS is proposed to satisfy the target specifications for the UHF RFID reader application which is designed with a narrow loop BW and a $2^{nd}$-order loop filter with a new low-noise VCO topology. The proposed VCO simultaneously exhibits the noise circulation and gate-to-drain skew manipulation mechanism, and thus achieves low thermal and flicker PN. The FS was integrated in 55nm CMOS process along with the UHF RFID reader transmitter and consumes 10.16 mW of power. The proposed VCO achieves the highest level of FoM at 10 kHz offset frequency compared to previous VCOs operating at similar frequencies. The proposed CPPLL achieves the lowest PN and low power among FS targeting UHF RFID reader SoC, and also achieves the lowest PN and FoM at 1.8 MHz offset frequency compared to recently published state-of-the-art FS.
이 논문에서는 통신용 집적회로에서의 잡음 저감 기술을 다루었다. 일반적으로 통신용 집적회로에서 낮은 잡음 성능을 달성하는 것은 매우 중요하다. 수신기의 측면에서는 낮은 수신감도를 달성하기 위해 낮은 노이즈 성능이 필요하다. 위상 잡음은 간섭 신호와의 상호 혼합을 통해 수신기의 SNR을 악화시킨다. 송신기의 측면에서는 위상 잡음에 의해 다른 채널에 영향을 줄 수 있고, 변조된 송신 출력에서 EVM을 더럽혀 통신을 방해한다. 본 논문에서는, 원활한 통신을 하기 위해 수신기와 송신기의 측면에서 낮은 잡음 성능을 달성하기 위한 기술들을 제안한다. 수신기의 측면에서는 광학 통신용 트랜스임피던스 증폭기에서 중첩된 피드포워드 잡음 제거 기술을 제안한다. 제안된 기술은 트랜스임피던스 증폭기의 두 번째와 노이즈 감쇄 스테이지의 잡음 전압을 최소화 시켜, 기존의 잡음 제거 토폴로지에 비해 잡음 성능을 크게 향상한다. 그 결과 제안한 기술은 기존 기술 대비 30$\%$의 잡음 감쇄를 보인다. 제안된 잡음 제거 구조는 피드포워드 스테이지로 인해 영점 추가되어 루프의 안정성 또한 개선한다. 제안된 중첩 피드포워드 잡음 제거 트랜스임피던스 증폭기는 65 nm CMOS 공정에서 제작되었으며 1.3 V의 전원에서 10.1 mW의 파워를 소모하고 0.037 $mm^2$ 의 코어 면적을 차지한다. 제안된 트랜스임피던스 증폭기는 56.3 dB의 dc 트랜스임피던스 이득과 6.5 GHz의 3 dB 대역폭을 가진다. 대역폭 기준의 평균 입력 잡음 전류 밀도 ($\overline{i_{n,in,avg}}$)는 15.1 $pA/\sqrt{Hz}$ 이다. 8.5 Gb/s의 데이터속도를 가지는 $2^7-1$의 의사 난수 이진 시퀀스에 대하여 아이다이어그램 또한 측정되었다. 비슷한 데이터 속도를 가지는 이전의 트랜스임피던스 증폭기들과 비교했을 때, 최고 수준의 노이즈와 FoM을 달성하였다. 송신기의 관점에서는 UHF RFID 리더 SoC를 위한 주파수 합성기를 소개한다. UHF RFID 리더 어플리케이션의 엄격한 스펙트럼 마스크와 spurious 방출 조건을 만족시키기 위해서 송신기의 잡음 성능이 매우 중요하다. 이 때, 가장 큰 영향을 미치는 성능이 주파수 합성기의 위상 잡음이다. UHF RFID 리더 어플리케이션에서 요구하는 사양을 만족하기 위해 제안하는 주파수 합성기는 좁은 루프 대역폭과 2차 루프필터로 설계되었고 새로운 저잡음 발진기 구조를 제안하였다. 잡음 순환 기술과 게이트와 드레인 위상 조작 기술을 적용한 VCO는 낮은 flicker 위상 잡음과 열 위상 잡음 특성을 가진다. 주파수 합성기는 UHF RFID 리더용 송신기와 함께 55nm CMOS 공정으로 집적되었으며 10.16 mW의 전력을 소비한다. 제안한 발진기는 비슷한 주파수에서 동작하는 이전의 발진기들과 비교해 10kHz 오프셋 주파수에서 최고 수준의 FoM을 달성하였다. 제안한 CPPLL은 UHF RFID Reader SoC 를 타겟으로 하는 주파수 합성기들 중 가장 최고 수준의 위상잡음과 낮은 파워를 달성했고 최근 출판된 주파수 합성기들과 비교했을 때 1.8 MHz 오프셋 주파수에서 최고 수준의 위상잡음과 FoM 을 달성하였다.
