This paper presents an 86.71875GHz RF transceiver IC featuring a fully integrated clock and data recovery (CDR)-assisted carrier recovery loop (CRL) with on-chip clock generation for waveguide links. The test chip fabricated in 28nm CMOS demonstrates 57.8125Gb/s PAM-4 data transmission over a 1.5m waveguide channel and 28.90625Gb/s NRZ data transmission over a 3m waveguide channel. The proposed CRL is implemented only by using a base-band CDR without using power-and-area-hungry RF circuit blocks due to the baseband-synchronized carrier frequency in which means an LO frequency is three times the null frequency of the baseband signal. The CDR-assisted CRL improves the measured timing margin of the recovered 28.90625Gb/s NRZ signal at a bit error rate (BER) of 10$^{-12}$ by more than 38% compared to the conventional case. Thanks to the small hardware overhead of the all-digital baseband circuity in the proposed CRL, the proposed link achieves an FoM of 3.5pJ/b/m showing state-of-the-art performance in terms of throughput-distance, and energy efficiency.
본 학위논문에서는 도파관 링크를 위한 클록 및 데이터 복원 회로 기반의 반송파 복원 루프가 내장된 86.71875GHz RF 송수신기를 제시한다. 28nm CMOS 공정으로 제조된 테스트 칩은 1.5m 도파관 채널을 통한 57.8125Gb/s PAM4 신호 전송 및 3m 도파관 채널을 통한 28.90625Gb/s NRZ 신호 전송을 입증하였다. 제안하는 반송파 복원 루프는 반송파 주파수가 기저대역 신호의 null 주파수의 3배인 기저대역 동기화 반송파 주파수로 인해 파워 및 면적 소모가 큰 RF 회로없이 오직 기저대역 클록 및 데이터 복원 회로만을 이용해 구현되었다. 클록 및 데이터 복원 회로 기반의 반송파 복원 루프는 복원된 28.90625Gb/s NRZ 신호의 비트 에러율 -12승에서 타이밍 마진을 38 퍼센트 이상 향상시킨다. 제안된 클록 및 데이터 복원 회로 기반의 반송파 복원 루프 내의 기저대역 회로의 디지털화를 통한 작은 오버헤드 덕분에 제안된 링크는 3.5p/J/b/m의 FoM을 달성하여 데이터처리량-거리 및 에너지 효율성 측면에서 최신 성능을 갖는다.
