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16x16 비트 웨이브 파이프라인 곱셈기의 설계 및 구현 = Design of a 16x16-bit wave-pipelined multiplier
서명 / 저자 16x16 비트 웨이브 파이프라인 곱셈기의 설계 및 구현 = Design of a 16x16-bit wave-pipelined multiplier / 임종상.
저자명 임종상 ; Yim, Jong-Sang
발행사항 [대전 : 한국과학기술원, 1995].
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8006000

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MEE 95084

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초록정보

Wave pipelining is a timing methodology used in digital systems to achieve maximal rate operation. In this thesis, a 16×16 multiplier is designed and implemented using this technique with only static CMOS gates. To obtain maximum performance, each delay path is balanced so that paths have similar delay times. The circuit has been successfully simulated at 250MHz in a 0.8μm CMOS process, which is 3 times faster than the maximum clock frequency without pipelining.

서지기타정보

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청구기호 {MEE 95084
형태사항 iii, 56 p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Jong-Sang Yim
지도교수의 한글표기 : 황승호
지도교수의 영문표기 : Seung-Ho Hwang
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 55-56
주제 웨이브 파이프라인 곱셈기
Wave-Pipelined Multiplier
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