Two designs of phase lock loops (PLL) for IoT applications are presented in this thesis. The PLL, which is one of the most energy demanding block in a transceiver, plays an extremely significant role in improving the performance of the tranceiver. The first PLL, which is based on type-II structure, exhibits 18.9ps of rms jitter while dissipating lower than 600uW of power. The second PLL, which employs a master-slave sampling phase detector, has simulated spur level of -58dBc at 900MHz and a figure-of-merit (FoM) of -243dB. A phase noise reduced, supply noise insensitive ring voltage-controlled oscillator (VCO) is also proposed.
이 논문에서는 IoT 애플리케이션을 위한 두 가지 위상 잠금 루프(PLL) 설계가 제시되었습니다. PLL은 송수신기에서 가장 에너지가 많이 필요한 블록 중 하나이며, 송수신기의 성능을 향상시키는 데 매우 중요한 역할을 합니다. 유형 2 구조에 기반을 둔 첫 번째 PLL은 600uW 미만의 전력을 소산하면서 18.9ps의 rms 지터를 나타냅니다. 마스터-슬레이브 샘플링 위상 검출기를 사용하는 두 번째 PLL은 900MHz에서 -58dB의 스퍼 레벨과 -243dB의 자릿수(FoM)를 시뮬레이션했습니다. 위상 노이즈 감소, 공급 노이즈 무감각 링 전압 제어 오실레이터(VCO)도 제안됩니다.
