Scaling device size to reduce power consumption reaches the limit due to physical limitations, so research has been conducted to minimize wiring length. In particular, the conversion from the two-dimensional planar arrangement of the device to three-dimensional integration (M3D) could drastically reduce the wire length. However, in the M3D process, the upper Si channel may degrade the device performance due to a high-temperature process, and thus Ge has emerged as an alternative material. Ge is an optimal material for M3D processes because it has good mobility and can be processed even at low temperatures. However, Ge stacking technology for use as an upper device is being developed, but there are clear limitations. Among stacking technologies, the Ge condensation method and the Smart-cut method have excellent crystallinity, but the process temperature is somewhat high. In addition, the HELLO method has disadvantages in that it is difficult to control the doping concentration. In this study, wafer bonding and selective etching were implemented to improve the existing Ge stacking method, a Germanium-on-insulator (Ge-OI) with good crystallinity. To confirm the crystallinity of the manufactured Ge-OI, XRD and RAMAN analyses were conducted, and the surface roughness was measured through AFM to transfer the Ge channel while maintaining excellent Ge crystallinity. The Ge-OI n-MOSFET thus was implemented to measure mobility and subthreshold swing. Before this, the interfacial trap density was reduced by performing plasma pretreatment (PPO) for good mobility, and the interfacial trap density was extracted through the conductance method. The plasma pretreatment is confirmed with a D$_{it}$ of 10$^{11}$ eV$^{-1}$cm$^{-2}$. Accordingly, the fabricated Ge-OI n-MOSFET had the mobility of 528 cm2/V•s and a subthreshold swing of 130 mV/dec. This made it possible to secure Ge-OI capable of controlling the low-temperature process and doping concentration.
전력 소모를 줄이기 위해 소자 크기를 줄이는 것은 물리적인 한계에 부딪혀 배선의 길이를 줄이는 연구가 진행되어왔다. 특히 소자의 2차원 평면 배치에서 3차원 집적 (M3D)으로의 전환은 배선의 길이를 획기적으로 줄일 수 있었다. 다만, 3차원 집적 공정에서 상부 Si 채널은 고온 공정으로 인해 소자의 성능을 떨어뜨릴 수 있어, 대체 물질로 Ge이 대두되었다. Ge은 이동도가 좋고, 저온에서도 공정이 가능하기에 M3D 공정에 최적인 물질이다. 다만 Ge을 상부 소자로 사용하기 위한 Ge 적층 기술이 개발되고 있지만, 분명한 한계점들이 존재한다. 적층 기술 중 Ge condensation method와 Smart-cut method는 모두 훌륭한 결정성을 가지지만 공정 온도가 다소 높고, HELLO 방식은 도핑 농도 조절이 어렵다는 단점이 있다. 이 연구에서는 기존 Ge 적층 방식을 개선하고자, 웨이퍼 본딩과 선택적 식각을 통해 결정성이 좋은 Germanuim-On-Insulator (Ge-OI)를 구현하였다. 만들어진 Ge-OI의 결정성을 확인하기 위해 XRD와 RAMAN 분석이 시행되었고, 표면 거칠기를 AFM을 통해 측정한 결과 훌륭한 Ge 결정성을 유지한 채로 Ge 채널을 전사할 수 있었다. 이렇게 만들어진 Ge-OI를 n-MOSFET을 구현하여 이동도와 서브쓰레스홀드 기울기를 측정하였다. 이에 앞서서 좋은 이동도를 위해 플라즈마 전처리 (PPO)를 하여 계면 트랩 밀도를 줄이고자 하였고, 이를 컨덕턴스 방법을 통해 계면 트랩 밀도를 추출하여 D$_{it}$가 약 10$^{11}$으로 나와 전처리 효과를 확인하였다. 이렇게 만들어진 Ge-OI n-MOSFET의 이동도는 528 cm$^2$/V•s 와 서브쓰레스홀드 기울기는 130 mV/dec 의 준수한 소자를 구현하였다. 이를 통해 저온 공정 및 도핑 농도 조절이 가능한 Ge-OI를 확보할 수 있었다.
