This paper presents methods for lowering deterministic jitter of phase rotator based multi-channel clock and data recovery (CDR) system. In the multi-channel transceiver, each lane is equipped with a phase rotator (PR) to tracking phase/frequency offset among the clock and input data which has lower power consumption and area efficiency than VCO based multi-channel architecture. However, due to structural limitation, the phase rotator is non-linear when rotating, and also current glitch and discrete phase change occurs as the switch is on and off. To minimize the dynamic current glitches from the switch operation, the 10-bit phase rotator without MSB switch is designed, and the non-linearity of the phase rotator was compensated by the digital mapping function. In addition, using the continuous phase delay from analog phase interpolator, discrete phase change of phase rotator is compensated. With proposed compensation methods, the jitter of the recovered clock from 28Gb/s data with 0 to 1000 ppm frequency offset can be compensated to be less than 180 fs RMS at 7GHz quad-rate clock.
본 논문에서 위상 회전기 기반 다중채널 클록 및 데이터 복원 회로의 결정적 지터를 줄이기 위한 방법을 제시한다. 다중채널 기반 송수신기는 채널과 클록 생성기 간의 주파수와 위상을 고정시키기 위한 위상 회전기를 가지고 있고 VCO 기반 다중채널 구조에 비해 작은 파워소모와 면적에서 이점을 가지고 있다. 하지만 구조적인 한계 때문에, 회전할 때 선형적이지 못하고, 스위치가 켜지고 꺼짐에 따라 전류글리치 및 이산적 위상 변화가 일어난다. 이러한 동적전류 글리치를 최소화 하기 위해 최상위 비트가 없는 10 비트 해상도를 가진 위상 회전기를 설계하고, 디지털 매핑함수를 통해 위상회전기의 비선형성을 보상하였다. 또한 불연속적 위상 변화현상을 제거하기 위해 위상 보간기를 통한 연속적 위상 딜레이를 이용하여 보상해 주었다. 제시한 방법을 통해 0~1000ppm 주파수 오프셋을 가진 28Gb/s 데이터로부터 복원된 7GHz의 4분할 클록의 지터를 RMS 값으로 환산하였을 때, 180 fs RMS 이하로 보상할 수 있다.
