Field-programmable gate array (FPGA) is a promising solution in designing a hardware accelerator due to its programming flexibility and fast development cycle. However, FPGA has design restrictions due to the device’s limited hardware resources. To overcome this, latest FPGAs have adopted a multi-die architecture that employs multiple dies in a single package to provide abundant hardware resources with high yield and cost benefit. However, the multi-die architecture causes critical timing issues when signal paths cross the die-boundaries, adding another design challenge in using FPGA. One standard solution is to have enough pipeline registers in the cross-die paths and apply proper floorplanning, but it requires understanding of physical-level design with tedious engineering effort. In this paper, we propose an open-source shell generation framework for high-performance design on multi-die FPGAs, which alleviate tedious engineering efforts for FPGA designers. Based on the user’s design requirement, it generates an optimized shell for the target FPGA via die-level kernel encapsulation, automated system bus pipelining, customized floorplanning, and scalable clocking scheme. To evaluate our shell generation, we compare its implementation results against Xilinx’s Vitis framework. As a result, the framework saves the shell’s logic utilization by 20% on average, guaranteeing the same functionality and maximum external bandwidths for target boards. To show its real-world practicality, we use the framework for the design of machine learning accelerator that contains multiple systolic-array processors. It achieves 22.92% higher memory frequency than Vitis, guaranteeing the same kernel frequency for the accelerator design over 90% logic utilization at once without any back-end engineering effort.
FPGA는 프로그래밍 유연성과 빠른 개발 속도라는 특성을 가지기에 하드웨어 가속기 설계에서 활용되는 솔루션이다. 하지만 동시에 FPGA는 장치의 제한된 하드웨어 리소스로 인하여 설계의 제약사항이 존재한다. 이를 극복하기 위해 최신 FPGA는 단일 칩 패키지에 다수의 다이를 집적하는 다중 다이 구조를 채택하였으며, 높은 수율을 통하여 공정상의 생산 비용을 절약하고 동시에 더 많은 하드웨어 리소스를 제공한다. 그러나 다중 다이 구조에서는 하드웨어 신호 경로가 서로 다른 다이의 경계를 넘을 때 주파수가 감소하여 하드웨어의 성능을 저하시키는 문제를 일으켰고, 이는 FPGA를 활용한 하드웨어 디자인 시 추가적인 설계 문제를 야기하였다. 저주파 문제를 해결하는 일반적인 방식은 다이를 교차하는 신호 경로에 충분한 파이프라이닝과 플로어플래닝을 적용하는 것이다. 하지만 해당 과정은 하드웨어 설계자로 하여금 물리적 수준의 설계 지식을 필요로 하며 동시에 많은 시간이 필요한 엔지니어링 과정을 요구하게 된다. 이는 결과적으로 FPGA의 장점인 빠른 개발 속도를 해치게 되는 문제를 발생시킨다.
본 논문에서는 FPGA 디자이너의 지루한 엔지니어링 과정을 경감시키고자 다중 다이 구조 FPGA에서 고성능 설계를 위한 오픈 소스 쉘 생성 프레임워크를 제안한다. 사용자의 디자인 요구 사항과 다중 다이 구조의 물리적 구조에 맞추어 다이 레벨 커널 캡슐화, 시스템버스 파이프라이닝, 맞춤화 플로어플래닝과 가변 가능한 클락을 통해 대상 FPGA에 최적화된 쉘을 생성한다. 또한 생성된 쉘을 평가하기 위해 구현 결과를 자일링스의 바이티스 프레임워크와 비교를 진행한다. 그 결과 제안된 프레임워크는 쉘의 로직 사용률을 평균 20% 절감하며 동시에 동일한 기능과 타겟 보드의 최대 외부 대역폭 보장한다. 또한 실제 활용성을 보이기 위해 프레임워크를 활용하여 다중 시스톨릭 어레이 프로세서를 포함하는 머신 러닝 가속기를 합성하였다. 그 결과 제안된 프레임 워크는 90% 이상의 높은 자원 사용율을 보이는 설계에 대하여 백엔드 엔지니어링 과정 없이 바이티스보다 22.92% 높은 메모리 주파수를 달성하였고 동일한 커널 주파수를 보장한다.
