This dissertation focuses on demonstrating and analyzing vertically stacked MoS2 nanosheet transistor, a structural revolution of conventional silicon planer FET, to boost scaling for device integration and overcome the limitation of silicon channel. The first purpose of this work is vertically stacked nanosheet transistor process integration using direct grown MoS2. The second purpose of this work is to analyze the electrical characteristics of vertically stacked MoS2 transistor and compare with planer MoS2 transistor to present the effectiveness of Gate-all-around (GAA) structure
An experiment was conducted by directly grown a two-dimensional semiconductor MoS2 using Metal Oxide Chemical Vapor Deposition (MOCVD) that is capable of two-dimensional semiconductor direct growth without transfer porcess. When MoS2 is grown on the gate dielectric (Al2O3), there is a problem that carbon degrades the leakage current characteristics due to the thermal decomposition of the sulfur precursor at a high temperature of 600℃. Carbon on the surface of the gate dielectric was identified through an Atomic Force Microscope and Raman spectroscopy, and the partial pressure of hydrogen was increased during growth to suppress carbon generation in pyrolysis of sulfur precursor and carbon was removed through O2 plasma treatment during channel patterning. Carbon suppression was confirmed through atomic force microscopy and Raman spectroscopy, and improved insulating characteristics were compared and analyzed.
The characteristics of the direct growth MoS2 were analyzed by comparing and analyzing the MoS2 nanosheet transistor manufactured by the transfer process through electrical measurement, and the characteristics of the stacked nanosheet transistor and planar MoS2 transistor were compared and analyzed.
In conclusion, the stacked two-dimensional semiconductor nanosheet transistor opens new possibilities in the two-dimensional semiconductor field, indicating that it could be an innovative solution to the GAA structure of future two-dimensional semiconductors and multi-channel nanosheet transistors.
본 논문은 4차 산업혁명이 도래하면서 로직과 메모리 소자에서 필수적인 스케일링 다운의 문제점을 해결하기 위해 이차원 반도체를 활용한 수직 적층형 나노시트 트랜지스터 공정 설계 및 소자 성능 구현과 분석에 대해 다루었다. 본 연구의 첫 번째 목적은, 직성장 MoS2를 활용하여 수직 적층 나노시트 트랜지스터 공정 설계 방법을 제시하였다. 두 번째 목적은, 제작된 MoS2 수직 적층형 나노시트 트랜지스터의 전기적 특성과 기존의 평판형 구조의 Bottom gate MoS2 평판형 트랜지스터의 전기적 특성을 비교분석하고 Gate-all-around (GAA) 구조의 유효성을 제시하였다.
이차원 반도체 직성장이 가능한 MOCVD를 사용하여 이차원 반도체 MoS2를 전사 공정이 없이 직성장하여 실험을 진행하였다. 절연체(Al2O3) 위에 MoS2 성장 시 600도의 높은 온도에서의 황 전구체의 열분해로 인한 탄소가 누설전류 특성을 악화시키는 문제가 발생하였다. 이를 원자 간력 현미경과 라만 분광법을 통해 절연체 표면의 탄소를 확인하였으며 이를 성장 시의 수소의 분압을 증가하여 황 전구체의 열분해에서의 탄소의 발생을 억제하였으며 채널 패터닝 시에 O2 plasma treatment를 통해 탄소를 제거하였다. 원자 간력 현미경과 라만 분광법을 통해 탄소의 억제를 확인하였으며 절연 특성이 향상된 것을 비교 분석하였다.
최종적인 적층형 직성장 MoS2 나노시트 트랜지스터를 구현하며 전사 공정으로 제작한 MoS2 나노시트 트랜지스터와 전기적 측정을 통해 비교 분석하여 직성장 MoS2의 특성을 분석하였으며 적층형 나노시트 트랜지스터와 평판형 구조의 MoS2 트랜지스터 특성을 비교 분석하였다.
결론적으로, 적층형 MoS2 나노시트 트랜지스터는 이차원 반도체 분야에 새로운 가능성을 열어주었으며, 이는 앞으로의 이차원 반도체의 GAA 구조와 다층 채널 나노시트 트랜지스터에 대한 혁신적인 해결책이 될 수 있음을 나타낸다.
