In sub-10nm technology, interconnect delay takes up an appreciable portion of circuit delay.
Interconnect delay, however, cannot be accurately taken into account before placement and routing (P&R), which often causes many design iterations and increases turn around time.
In this thesis, I propose a method of predicting wire length before P&R by using machine learning techniques.
Effective parameters are identified and extracted from virtual P&R which is performed in conjunction with logic synthesis and then selected with linear discriminant analysis (LDA) to enhance the prediction accuracy.
A model selection method is addressed in this thesis to filter some regression models that are not suitable for wirelength prediction. Multiple regression models are set up after training process, and the best model is chosen for each training sample during validation.
After construction of models, we calculate the distance of each training sample to the nearby testing sample in parameter space, identify the training samples within a certain distance to the test sample, and the weight of each model is determined by the ratio of the best model in the identified samples.
The final prediction is obtained by weighted sum of predictions in the models.
The experiments demonstrate that the proposed method achieves on average of 15% smaller error rate compared to virtual P&R results.
10nm 이하 공정에서 배선 딜레이는 회로 타이밍에서 큰 부분을 차지한다. 그러나 배치 및 배선 이전 단계에서 배선 길이는 알지 못하며 이는 로직 최적화에 활용될 수 없다. 이로 인해 설계 단계에서 많은 반복과정을 거치고 그에 따른 설계 시간 소모가 증가한다. 그러므로, 우리는 기계 학습법을 이용하여 배치 및 배선 이전 단계에서 배선 길이를 예측하는 방법을 제안한다. 우리는 로직 합성 단계에서 수행하는 가상의 배치 및 배선 결과로부터 입력 파라미터들을 추출한다. 학습 단계에서, 여러 리그레션 모델들이 학습 데이터를 사용하여 학습되고, 각각의 학습 샘플에 대해서 가장 좋은 모델이 선택된다. 테스팅 단계에서 우리는 테스팅 샘플의 주변 학습 샘플들까지의 거리를 계산하고 최종 예측값은 여러 모델들의 예측값들을 조합하여 사용하다. 이 때 사용되는 가중치는 테스팅 샘플 주변의 학습 샘플들이 선택한 최선의 모델들의 수의 비중으로부터 얻어진다. 실험 결과, 제안 방법은 가상의 배치 및 배선 결과 대비 평균 15% 적은 오차를 보인다.
