A three dimensional device simulation program, KADES III-B, is developed to accurately analyze the deep submicron LDD MOSFET with a three dimensional structure. KADES III-B adopts FDM(Finite Difference Method) with Box Integration Method for the discretization. For the time efficient solution of large linear matrix equation, ILUCGS(Incomplete LU decomposition Conjugate Gradient Square) algorithm is used. In the Gummel routine, two damping functions are alternatively used to accelerate the convergence. For the accurate simulation of MOSFET's, a new mobility model which considers surface roughness scattering, phonon scattering, impurity scattering and lateral field degradation is implemented.
Using this program, the semidiagonal transistor, which is the pass transistor in the 64M DRAM unit memory cell, is analyzed. The voltage-current characteristics and the hot carrier stress immunity of the conventional LDD MOSFET and the semidiagonal transistor are compared. From the simulation and experimental results, the semidiagonal transistor has a slightly better current driving capability and hot carrier immunity. The former is due to the effectively wider channel width of the semidiagonal transistor. The latter is due to the fact that the point of maximum current density peak is different from that of peak electric field.
With the aid of this program, the physical phenomena which are closely related to the extraction of the metallurgical effective channel length are analyzed. Based on this understandings, a new accurate extraction method of the metallurgical effective channel length is developed. This method has a clear physical basis and overcomes the two major problems, i.e. the resistance modulation in the lightly doped region by the gate bias and the spill-over effect by the charge sharing in the source/drain depletion region. By applying our method to the measured data, the practicalness is also verified. Our method is accurate and fast enough to be used for routine monitoring of $L_{met}$ in production environment.
A new parasitic resistance model is proposed. Accurate parasitic modeling is feasible since we know the metallurgical effective channel length accurately. The merit of this model is that it gives the value of three resistances separately, the sum of contact resistance and the resistance of the heavily doped region, the resistance of the lightly doped region, and the accumulation resistance. This feature is very important for the design of the device with the optimum performance.
3차원 구조를 갖는 초미세 LDD MOSFET의 신속, 정확한 분석을 위하여 3차원 반도체 소자 시뮬레이션 프로그램인 KADES III-B를 개발하였다. 이 프로그램은 이산화 방법으로 Box Integration Method 및 Finite Difference Method(FDM)을 채택하였다. 또한 대규모의 행렬 방정식을 신속하게 풀기 위해, 시험 결과 가장 효과적인 것으로 판명된 ILUCGS( Incomplete LU decomposition Conjugate Gradient Square) 알고리즘을 이용해서 프로그램하였다. Gummel routine에서는 현재의 수렴상태에 따라서 두 가지의 damping function을 바꿔 사용함으로써 전체 계산시간을 줄일 수 있었다. 그리고, MOSFET의 정확한 시뮬레이션을 위해 surface roughness scattering, impurity scattering and lateral field degradation등을 고려한 새로운 전자 이동도 모델을 적용하였다.
이 프로그램을 이용하여 64M DRAM의 단위 기억소자의 pass transistor로 널리 사용되고 있는 semidiagonal LDD MOSFET의 전기적, 물리적 특성을 분석하였다. 일반적인 직사각형 구조의 LDD MOSFET과 semidiagonal transistor의 전류-전압 특성 및 hot carrier stress에 대한 immunity 특성을 비교, 분석하였다. 이 결과로부터, semidiagonal transistor는 같은 크기의 일반적인 LDD MOSFET보다 약간 나은 전류 구동 능력을 갖으며, hot carrier stress에 대해서는 월등한 내구성을 보임을 확인하였다.
또한 본 연구에서 개발한 반도체 소자 시뮬레이션 프로그램을 이용하여, LDD MOSFET의 유효채널길이의 측정에 밀접하게 관련된 물리적 현상들을 분석하였다. 이 분석으로부터 새로운 유효채널길이 측정방법을 개발하였다. 이 새로운 방법은 아주 명확한 물리적 타당성을 갖고 있으며, 이제까지 해결되지 않았던 두 가지 문제점, 즉 gate bias에 의한 lightly doped region의 저항 변화와 source/drain 공핍영역의 charge sharing에 의한 spill-over effect를 완전히 극복할 수 있다. 이 방법을 측정된 전류-전압 데이타에 적용하여 실용성을 검증하여 그 우수함을 보였다.
새로운 기생 저항 모델을 개발하였다. 이 모델은 앞서 구한 유효 채널 길이로부터 측정한 저항값을 정확히 재현할 수 있다. 또한 이 모델은 기생 저항의 세 가지 성분, 즉 접촉저항과 heavily doped region의 저항의 합, lightly doped region의 저항, 그리고 accumulation에 의한 저항들을 각각 따로 구할 수 있게 한다. 이런 기능은 접촉저항의 크기가 소자의 특성에 중대한 영향을 미치는 현재, 소자의 성능을 최적화하는데 커다란 도움을 줄 수 있다.