Power consumption has risen as a main concern for electronic devices. The tapered buffer is analyzed from the viewpoint of power dissipation. Both uniform and nonuniform tapered buffers are considered. It is found that there is an optimum value of power-delay product, i.e. switching energy. In case of uniform tapering, we can obtain an analytical solution of the tapering factor for the minimum power-delay product, which is about 1.5-2 times larger than that for the minimum propagation delay. It is also found that there exists a nonuniform tapering factor which gives a global optimum condition for the minimum power-delay product, which, however, results in larger short-circuit current. This buffer design optimized for switching energy saves 15-35% energy compared with that optimized for minimum delay.
Compared with uniform tapered buffer, nonuniform tapered buffer shows about 8% improvement in dynamic switching energy, and 3-5% improvement in total switching energy. We confirm this by simulating tapered buffers with SPICE.
The effect of the size ratio of PMOS to NMOS and power supply voltage scaling upon the power-delay product of the buffer is analyzed. Area optimization and integer nature of the number of stage in buffer circuit is also considered.
Finally, full custom optimum buffer module generator is implemented for a various given criteria and design options, such as a propagation delay, power consumption, area, and power-delay product. This generator gives much better versatility in designing tapered buffer circuits.
최근의 전자 시스템 및 반도체 소자에서 전력소모는 극복해야할 중요한 과제로 부각되고 있다. 본 논문에서는 반도체 회로에서 많은 부분을 차지하는 버퍼회로에서의 전력소모를 줄이는 방법에 관해 연구하였다. 버퍼가 스케일링되는 데 따라 불변 스케일링 및 가변 스케일링 버퍼가 고려되었으며, 최소화된 전력-지연 곱을 가지는 최적화된 스케일링 비를 각각의 경우에 구할수 있음을 알 수 있었다. 불변 스케일링의 경우 최소 전력소모를 가져다 주는 스케일링 비의 해석적인 해를 구할 수 있었으며, 이 값은 최소지연을 위한 값보다는 1.5-2배 가량 큼을 알 수 있었다. 가변 스케일링의 경우, 수치해석적인 방법을 이용하여 최소 전력 -지연곱을 주는 최적조건을 도출해 내었다. 이 경우 최소 지연시간을 위한 최적설계에 비해 약 15~35% 정도 적은 전력-지연값을 얻을 수 있었다.
불변 스케일링 버퍼에 비해 가변 스케일링된 버퍼는 동적 스위칭 에너지에 있어 대략 8% 정도의 개선을 보였으며, 단락회로 전력을 고려한 전체 에너지 소모에 있어 3-5% 가량의 개선을 이룰 수 있음을 알 수 있었다. 이러한 버퍼의 에너지 성능의 개선은 SPICE회로 시뮬래이션을 통해 검증 할 수 있었다.
또한 PMOS와 NMOS의 게이트 크기의 비 및, 전원전압의 감소가 버퍼의 전력-지연 곱에 미치는 영향을 고찰해 보았으며, 버퍼가 차지하는 면적과 정수의 성질을 갖는 스테이지 갯수의 효과도 역시 분석되어졌다.
최종적으로 여러가지의 설계조건과 목적함수를 포괄적으로 쉽게 선택하여 레이아웃을 제공하는 설계시 사용 가능한 최적 버퍼 모듈 발생기가 제작되어졌다.
