This dissertation mainly concerns two areas of the CMOS digital circuit design. They are the transistor level CMOS delay modeling and the circuit level performance optimization with transistor sizing. For the delay estimation, a new delay model is presented in two parts which consider the short channel and the internal parasitic capacitances effects. As the first part, a closed-form of the inverter delay is derived from the modified MOS current equation of SPICE level 3. To derive the delay formulation, we show that only saturation region with short channel effects is suffice. As a results, the model considers many parasitics such as input-to-output coupling capacitance, lowering drain saturation voltage, mobility degradation, carrier velocity limitation, and channel length modulation. Also, the series resistance effect which can be large in LDD process is considered. As the second part, the effect of internal parasitic capacitances is analyzed by two steps. In the first step, the circuit is divided into two parts owing to the effect of parasitic capacitances. In the second step, the delay differences are calculated which are the contributions of parasitic capacitances in Series-Connected MOS Structure (SCMOS) to the propagation delay and they appear as the voltage waveform shift. After all, the proposed delay estimation scheme evaluates SCMOS propagation delay through three steps, which are the calculation of the delay differences, that of the propagation delay of equivalent inverter, and the addition of the two. The experimental results show several important characteristics of SCMOS. The first is the delay differences are almost independent to input slope and load capacitance. The second is merely saturation operation of short channel MOS can estimate the propagation delay accurately. Moreover, the property becomes more severe as channel length becomes shorter. Various experimental results show the proposed method for delay difference calculation can significantely reduce the error with any other delay calculation method which do not takes into account the parasitic capacitances effect. As the second area, the presented method reinforces the combined performance optimization approach which uses both of mathematical nonlinear programming and heuristic method for fast optimization speed and relatively small memory requirement. We use augmented Lagrange-multiplier method in nonlinear programming for multiple critical paths and a heuristic method in area minimization. To obtain fast convergence, the algorithm employs efficient initial sizing and two delay models. The initial sizing takes the advantages of the MOS circuit which are the separation of voltage slope between the input and the output and the close relation of signal slope and delay. The two phase speed optimization uses RC model in the first phase and proposed SCMOS delay model in the next phase, for global convergence and accurate result, respectively. Experimental results show the proposed method can handle large circuit with reasonable speed and can obtain more meaningful solution than conventional combined approach.
본 논문은 CMOS 디지틀 설계의 중요한 두가지 분야인 조합 논리회로의 지연시간 모델링과 트랜지스터 레벨의 성능 최적화에대한 연구이다.
일반적인 조합논리회로는 직렬로 연결되어 스위칭되는 MOS 구조(Series-Connected MOS Structure:SCMOS)로 볼 수 있으므로 회로를 지연시간에 미치는 영향에 따라 반전기와 RC 트리의 두가지로 변환하고 각 회로의 지연시간 기여분을 계산하여 더함으로 전체 지연시간을 구한다. 여러개의 트랜지스터로 구성되는 논리회로를 같은 DC전류를 흘리는 등가 반전기로 변환할 때 전하의 이동도 포화등의 short-channel 효과를 고려하지 않으면 채널영역들의 간단한 연산만으로는 등가 트랜지스터의 오차가 커지므로 이 효과가 고려되고 서로 다른 크기의 sub-micron 채널 길이를 갖는 트랜지스터들에 대해서도 잘 맞는 실험식을 보인다. 인버터의 지연시간 모델은 모든 MOS 논리회로의 기본이되는 회로이므로 여러가지 short channel 효과를 고려하고 채널 길이가 작아짐에따라 드레인 포화 전압이 감소하는 성질을 이용하여 포화 영역에서 정확한 지연시간을 closed-form 형태의 수식으로 유도한다. SCMOS에서 내부 기생 capacitor의 영향을 고려하기 위하여 RC tree 형태로 전체회로를 바꾸고 내부 capacitor만에의한 지연시간 식을 유도한다.
소자크기의 최적화문제에서는 기존의 수학적방법이 갖는 문제점인 부정확한 모델 대신에 정확한 수식 모델을 사용하고 해가 지역 최적해에 빠지는 것을 보완하기위해 최적화된 회로들이 보여주는 특징인 임계경로를 구성하는 각 게이트의 출력파형의 기울기가 거의 일정한 점을 이용하여 초기 각 트랜지스터의 크기를 정하고, 앞의 두가지 최적화 방법을 결합하여 다중의 임계경로들에는 수학적 방법을, 그 이외의 비임계 경로들에는 경험적 기법을 사용하는 최적화 방법을 사용한다. 다중 임계 경로들의 비선형 최적화 문제를 풀기 위하여는 RC 모델과 제안된 수식 모델을 augmented Lagrange multiplier 방법에 적용하여 풀고 비임계경로들에는 최적화된 임계경로들의 지연시간에 영향을 주지 않는 범위 내에서 출력으로부터 입력 쪽으로 점진적으로 진행하며 면적을 최소화하는 기법을사용한다.
제안된 지연시간 모델은 매우 짧은 채널을 갖는 직렬로 연결된 트랜지스터의 구조에 대해 정확한 예측을 할 수 있음을 보여주었고 기생 capacitor에 대해 제안된 방법이 효율적으로 영향을 평가함을 보였다. 트랜지스터의 크기 최적화에서 제안한 알고리듬은 기존의 방법의 문제점을 다소간 해결할 수 있음을 보였다.
