Semiconductor transistors have been continuously scaled down for higher performance and better productivity, and a gate-all-around (GAA) structure has been proposed and is being investigated as one of the effective methods to control the leakage current caused by size reduction. In the semiconductor industry, GAA structure has already been applied to logic chips using transistors having the smallest gate length, and NAND flash memory devices have begun to adopt a GAA structure with a three-dimensional structure. In DRAM chips, vertical GAA devices are being studied as candidates for future DRAM cell transistors for optimization of capacitors and cell transistors.In addition, due to the continuous size reduction of a transistor, the variability in the fabrication process has a greater influence on the variation of the characteristics between the devices. To solve this problem, a junctionless structure has been proposed. Unlike the conventional structure using inversion, channel and source and drain are formed by ion-implantation at once. Therefore, it is a structure that improves the variation of the effective channel length of the transistors.In the first part of the chapter 2, the hot-carrier degradation of the junctionless mode (JM) and the inversion mode (IM) of 5-story vertically integrated GAA MOSFETs is investigated for the first time. The gate and drain voltage conditions with the worst drain current degradation due to hot-carriers were confirmed and the lifetimes were calculated and compared. It is found that the degradation of drain current induced by the hot-carrier injection (HCI) in the JM-FET is less than that in the IM-FET for the same dimensions and bias conditions, because of the bulk conduction mechanism of the JM-FET, which is in contrast to surface conduction of the IM-FET. The results are obtained using electrical measurements and numerical simulations. In addition, differences in the diameters of nanowire and channel doping concentrations were predicted. The analysis of how HCI affects the lifetime reliability of vertically integrated GAA MOSFETs is of great importance for ultimate scaling of the silicon transistor.In the second part of the chapter 2, in the gate-all-around transistors using the same 5-story vertically integrated nanowires, program and erase operations for the flash memory operation of the Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) transistors with a gate dielectric material of SiO2-SiNx-SiO2 structure were evaluated. Since the floating body effect occurs in a SONOS flash memory transistor with a conventional IM-FET, the efficiency of the erase operation is reduced. The program and erase operations in the JM-FET, which is expected to have no floating body effect, are compared with the IM-FET. The operations by the drain electrode, which is used in the 3D NAND flash memory cell transistors, were compared with those by the conventional gate electrode.In the chapter 3, transistors as synaptic devices for the neuromorphic system, which can be used for future artificial intelligence systems, were investigated. The operations required for the synaptic device are potentiation and depression, which change the conductivity through repeated input of pulses for multi-level state. The potentiation and depression operation were evaluated by using transistors with a BE-SONOS structure, which can improve the efficiency of the erase operation, and with a vertical silicon pillar as a channel and a gate of the GAA structure. Since the curves of the results of the potentiation and depression operations require linearity and symmetry, the optimum condition was found by applying pulses of various voltage and time conditions, and the gate voltage condition for reading the conductivity was also confirmed. The linearity of the curves was evaluated for each condition, fitting process for synaptic operation was performed, and finally the recognition rates of the characters of MNIST set, were compared.In the chapter 4, silicon semiconductor based neuromorphic synaptic devices were investigated. The root cause of the linearity of the synaptic device shown in the previous chapter 3 was confirmed by simulation and theoretical approach. Based on the results, a planar FET named TriNo-FET was fabricated. During the fabrication of three planar TriNo-FETs, experiments with charge trap layers were also carried out to optimize the process conditions and further improve the conventional TriNo-FET. Under optimized conditions, the improvement of the neuromorphic synaptic device characteristics of the TriNo-FET was confirmed by electrical measurements. Finally, by fabricating a FinFET-structured TriNo-FET with a further reduced minimum gate length, it was confirmed that the TriNo-FETs with gate lengths of 100 nm or less can operate as synaptic devices.
반도체 트랜지스터는 성능 증가와 생산성 향상을 위해 지속적으로 크기가 감소되어 왔고, 그로 인해 발생하는 누설 전류를 제어하기 위해 효과적인 방법 중 하나로 게이트-올-어라운드 구조가 제안되었고, 주로 연구되고 있다. 산업체에서도, 게이트 길이가 가장 작은 트랜지스터를 쓰는 로직 분야에서는 이미 게이트-올-어라운드 구조를 적용 중에 있으며, 메모리 분야 중 낸드 플래시 소자도 3차원 구조로 변화되면서 게이트-올-어라운드 구조를 적용하기 시작하였다. 디램 분야에서는 아직 적용하고 있지 않지만, 커패시터와 셀 트랜지스터의 최적화를 위해 수직 구조의 게이트-올-어라운드 소자가 미래의 디램 셀 트랜지스터의 후보 중 하나로 연구되고 있다.그리고, 지속적인 트랜지스터 크기 감소에 따라, 제작 공정 과정에서의 변동성이 소자들 간의 특성 차이에 더욱 큰 영향을 주고 있어, 이를 해결하기 위해 Junctionless 구조가 제안되었다. 이는 기존의 일반적인 Inversion 구조와는 달리, 채널과 소스, 드레인에 한꺼번에 불순물을 주입하여 형성하기 때문에, 채널 길이에 따른 변동성에 있어서 큰 개선을 가진 구조이다.Chapter 2의 첫 번째 파트에서는, 5단 수직 적층 구조의 나노와이어를 이용한 게이트-올-어라운드 소자의 Inversion 구조와 Junctionless 구조의 핫 캐리어에 의한 소자 신뢰성을 비교하였다. 핫 캐리어에 의한 신뢰성 저하가 가장 큰 게이트와 드레인 전압 조건을 확인하고, lifetime을 계산하여 비교하였다. Junctionless 구조에서는 Inversion 구조에서보다 핫 캐리어에 의한 드레인 전류의 저하가 적음을 확인하였다. 시뮬레이션을 통해 원인을 분석하고, 나노와이어의 지름 감소, 채널 도핑 농도 등에 따른 차이를 예상하였다. 이러한 신뢰성 분석은 향후 게이트-올-어라운드 소자의 크기 감소 시에 중요한 요소가 될 것이다.두 번째 파트에서는, 동일한 5단 수직 적층 나노와이어를 이용한 게이트-올-어라운드 소자에서, 게이트 유전 물질을 SiO2-SiNx-SiO2 구조로 한, SONOS 트랜지스터의 플래시 메모리 동작에 의한 쓰기 및 지우기 동작에 대해 평가하였다. 게이트-올-어라운드 구조의 SONOS 플래시 메모리에서는 일반적인 Inversion 구조에서는 Floating Body 효과가 발생하여, 지우기 동작의 효율이 떨어진다. 이에 Floating Body 효과가 없을 것으로 예상되는 Junctionless 구조에서의 쓰기 및 지우기 동작을 비교하였으며, 3D 낸드 플래시에서 실제 사용하는 동작인, 드레인 방향으로의 쓰기 및 지우기 동작을 기존의 게이트 방향으로의 쓰기 및 지우기 동작과 비교하였다. Chapter 3에서는 향후 미래 인공지능 시스템을 위해 주목받고 있는 뉴로모픽 시스템에 사용 가능한 소자 중, 시냅스에 해당하는 역할을 할 수 있는 소자에 대한 연구를 진행하였다. 시냅스 소자에 필요한 동작으로, multi-level 구현을 위해 일정 펄스의 반복적 입력을 통해 전도도를 변화시키는, potentiation과 depression 동작이 있다. 수직 실리콘 기둥을 채널로 하고, 게이트가 기둥을 둘러싼 게이트-올-어라운드 소자에, 게이트 유전 물질로는 지우기 효율을 증가시키는 BE-SONOS 형태를 적용한 소자를 이용하여 potentiation과 depression 동작을 평가하였다. Potentiation과 depression은 선형성과 대칭성이 필요하기 때문에 다양한 전압과 시간 조건의 펄스를 가해 최적의 조건을 찾고, 또한 전도도를 읽기 위한 게이트 전압 조건도 변경하여, 각 조건 별로 potentiation 과 depression 곡선의 선형성을 평가하고, 시냅스 소자 동작을 위한 fitting을 진행하여, 최종적으로 MNIST 의 문자 인식 평가를 하였다. Chapter 4에서는, 실리콘 반도체 기반의 뉴로모픽 시냅스 소자에 대한 연구를 보다 깊이 진행하였다. 우선, 앞선 chapter 3에서 보인 시냅스 소자가 potentiation 동작 곡선에서 선형성을 보이는 근본적 원인에 대해서 시뮬레이션 및 이론적 접근을 통해 검증하였고, 이를 바탕으로 하여, TriNo-FET이라 명명한 평면형 소자를 제작하였다. 세 차례의 평면형 소자를 제작하면서, 최적의 공정 조건 및 기존 TriNo-FET을 더욱 발전시킬 수 있도록 차지 트랩 박막에 대한 실험을 같이 진행하였다. 새로운 실험 조건을 통해 TriNo-FET의 뉴로모픽 시냅스 소자 특성이 더욱 개선되는 것을 전기적 평가를 통해 확인하였다. 마지막으로, 최적화된 공정 조건을 적용하여 더욱 게이트 최소 길이를 감소시킨 FinFET 구조의 TriNo-FET을 제작함으로써, 수십 nm 수준의 작은 크기의 TriNo-FET이 시냅스 소자 동작 가능함을 보였다.
