This paper proposes various digital calibration techniques for time-interleaved (TI) analog-to-digital converters (ADCs). Though TI ADC has an advantage in speed, there are many channel-mismatch issues such as gain, offset, and timing skew. In addition, owing to the power efficient and digital-friend characteristic of successive approximation register (SAR) ADC, SAR ADCs become popular structure and are utilized each channel of TI ADC. Hence, proposed digital calibration for TI ADCs is based on SAR ADC structure for following nowadays trend of ADC.
First, this paper proposes a linearity calibration algorithm of a capacitive digital-to-analog converter (CDAC) for SAR ADCs based on a normalized-full-scale of the DAC. Since the capacitor weight errors are represented as the difference between the real and ideal weights with respect to the normalized-full-scale, the calibrated digital representation of CDAC does not have gain error among ADCs in TI structure. A model of a 14-bit-format SAR ADC with a segmented CDAC by a bridge capacitor is simulated to demonstrate the performance of the proposed calibration algorithm. The effective number of bits (ENOB) and spurious-free dynamic range (SFDR) of the 14-bit-format ADC model are improved to 13.2 bits and 94.0 dB from 8.4 bits and 54.8 dB, respectively, at a standard deviation of a unit capacitor of 2%. The gain-error-free characteristic of the proposed linearity calibration algorithm is verified with a 2-channel TI SAR ADC model.
Second, this paper proposes a digital calibration algorithm of timing skew. Many previously reported solutions have relied on statistical property of input signal and, thus, required considerable number of samples, which makes on-chip skew calibration difficult. In this work, the 1b deterministic calculation of the proposed skew calibration function could be implemented compact on-chip. The timing skews between the interleaved sub ADCs are calibrated by adjusting the time-skew of all fine ADCs to that of a certain coarse ADC as a reference, by virtue of the single channel ADC structure of SAR-SAR sub-ranging, where every coarse SAR ADC is evenly shared by every fine SAR ADC. The prototype ADC is fabricated in 40nm CMOS process. Although first chip is not success for meeting target performance, the source of error is analyzed and properly revised. The post-layout simulation verifies the revised chip and board issue such as bonding is also considered. The estimated performance shows to state-of-the-art by compared to the other previous works.
본 논문은 시분할 아날로그-디지털 변환기를 위한 다양한 디지털 보정 기법을 제안한다. 비록 시분할 변환기가 변환 속도 면에서는 큰 장점을 갖지만 채널 간의 이득 부조화나 표본 타이밍 부조화와 같은 문제점들을 가지고 있어 이에 대한 해결이 필요하다. 최근 공정이 미세 해짐에 따라 아날로그 비중이 적고 디지털의 비중이 많아 전력효율적인 구조를 갖는 연속 근사 구조 변환기가 많이 연구되고 있는데, 이 변환기의 전력효율적인 특성은 시분할 변환기의 각 채널로 연속 근사 구조 변환기가 많이 쓰이게 된 이유가 된다. 따라서 본 논문에서 제안하는 보정 기법은 연속 근사 구조 변환기를 기반으로 하는 시분할 변환기에 가장 적합하게 설계되었다.본 논문은 먼저 연속 근사 구조 변환기에 쓰이는 축전기 디지털-아날로그 변환기의 디지털 선형 성 보정 기법을 소개한다. 이 보정 기법은 시분할 구조에서 문제가 되는 이득 부조화 문제를 야기 시키지 않는 특성을 가지게 되는데 이는 보정 기법이 변환기 내부의 하나의 소자를 기반으로 하지 않고, 변환기가 변환 할 수 있는 인풋의 범위를 정규화 하여 그 정규화된 값을 기반으로 보정하기 때문이다. 이 보정 기법의 우수성을 보이기 위해 선형 성이 낮은14-bit 변환기가 모델링 되었고 보정 기법을 통행 8.4 ENOB 의 성능에서 13.2 ENOB 의 성능으로 개선됨을 확인 할 수 있었다. 또한 시분할 구조에서 이득 부조화 문제를 야기시키지 않는 특성을 보이기 위해 2 채널로 선형 성이 낮은 14-bit 변환기를 구성하여 보정하였다. 그 결과 시분할 구조에서 이득 부조화 문제를 야기시키지 않음을 확인하였다.본 논문은 두번째로 표본 타이밍 부조화를 위한 디지털 보정 기법을 제안한다. 많은 기존의 논문이 인풋 신호의 통계적인 값들을 기반으로 하며 많은 표본이 필요해 칩 내에서 작업이 어려운 부분이 많았다. 그러나 본 논문에서 제안하는 기법은 1-bit의 계산만이 필요하게 하여 칩 내에서 작업이 이뤄지게 하였다. 제안된 기법은 서브-레인징 구조에서 듬성한 변환을 담당하는 듬성 변환기의 표본 타이밍을 기준으로 삼아 미세한 변환을 담당하는 미세 변환기들의 표본 타이밍을 정렬하는 방식을 사용한다. 또한 전체 시분할 변환기의 변환 속도 향상을 위해 듬성 변환기와 미세 변환기 모두 시분할 구조를 가져가게 한 후 듬성과 미세 변환기들의 채널 개수를 서로소 관계에 있게 함으로 모든 미세 변환기가 듬성 변환기와 함께 인풋을 표본화 할 수 있도록 하였다. 그렇게 함으로 모든 미세 변환기의 표본 타이밍이 하나의 듬성 변환기의 표본 타이밍에 정렬될 수 있게 하였다. 기법의 우수성을 보기 위해 40nm 공정으로 프로토타입 변환기를 제작하였다. 비록 첫번째 칩이 원하는 수준의 성능을 보이지 못하였지만 문제의 원인이 분석되었고 이를 개선하여 다시 설계하였다. 또한 보드 상에서의 문제까지 고려하여 설계 후의 시뮬레이션 결과 기존의 세계 최첨단 칩들과 비슷한 성능으로 예측되었다.
