High-speed wireless communication systems such as impulse radio ultra-wideband (UWB) and 60-GHz short-range radio receivers require low-resolution (3-6 bits) and over-GHz sampling ADCs. The characteristics of input bandwidth, sampling rate, effective resolution, and power consumption of the ADC have a significant impact on the performance of the systems. In this thesis, a compact 8x interpolating flash ADC architecture is proposed to reduce the hardware burden, input capacitance and power consumption. In addition, the proposed 8x interpolating flash ADc is applied to time-interleaved (TI) ADC and two-step flash ADC to improve the power consumption and operating speed of the ADC.
In Chapter 1, A 6-bit 2.5-GS/s 8x dynamic interpolating flash analog-to-digital converter (ADC) with an offset calibration technique for interpolated voltage-to-time converters (VTCs) is presented for high speed applications. Also, A 6-bit 4x TI time-domain interpolating flash ADC is presented using the proposed 8x interpolating flash ADCs. The dynamic-amplifier-structured VTC enables linear zero-crossing (ZX) interpolation in the time-domain with an interpolation factor of eight, which reduces the number of front-end VTCs to one-sixth the original structure. The reduced number of VTCs lowers the power consumption, load capacitance to the track-and-holder (T/H), and overhead of VTC offset calibration. The prototype 6-bit 2.5-GS/s flash ADC was implemented in a 65 nm CMOS process and occupies a $0.12 mm^2$ chip area, including offset calibration circuitry. With a 1.23GHz input, the measured SNDR and SFDR are 33.84 dB and 45.07 dB, respectively, with power consumption of 7.5 mW under a supply voltage of 0.85 V. The prototype 6-bit 10-GS/s 4x TI flash ADC was implemented in a 65-nm CMOS process and occupied $0.5 mm^2$ including a 4-to-1 output MUX and 243-times output decimator. The ADC achieves SNDR of 28.9 dB at Nyquist input and a total power consumption of 63 mW under supplies of 0.85 V and 1.1 V for the ADC cores and clock generator + T/Hs, respectively.
In Chapter 2, A 7-bit 3-GS/s two channels TI two-step flash ADC with 7-GHz effective resolution bandwidth (ERBW) is presented for high speed applications. The reference embedded flash ADC in the fine stage requires only one capacitive digital-to-analog converter (C-DAC), which can improve power consumption, area and input bandwidth. Since the input nodes of the coarse and fine ADCs are separated into the bottom and top plate nodes of the C-DAC, respectively, time consuming pre-charge operation and gain error between the coarse and fine ADCs can be eliminated. The fine ADC employs 8x interpolation technique to facilitate the reference embedding and compact design. The prototype ADC was implemented in a 40 nm CMOS process and occupies a $0.03 mm^2$ including the offset calibration circuitry. With a 1.49-GHz input, the measured SNDR and SFDR are 39.94 dB and 55.80 dB, respectively. The ERBW with and without time skew calibration are about 4.8-GHz and 7-GHz, respectively, thanks to the reference embedded fine ADC. The power consumption is 7.6-mW under a supply voltage of 0.9 V, leading to a figure of merit (FoM) of 31.3 fJ/conversion-step at 3-GS/s.
Impulse radio ultra-wideband (UWB)와 60-GHz short-range radio receivers와 같은 고속 무선 통신 시스템에서는 저해상도(3-6 bits) 및 GHz 이상의 아날로그/디지털 변환기(ADC)를 필요로 한다. ADC의 입력 대역폭, 샘플링 속도, 유효 분해능 및 전력 소모 특성은 시스템의 성능에 중요한 영향을 미친다. 본 논문에서는 하드웨어 부담, 입력 커패시턴스 및 전력 소모를 줄이기 위하여 8x 인터폴레이팅 플래시 ADC 구조를 제안 한다. 또한, 전력 소모 및 동작 속도를 개선하기 위하여, 제안 된 ADC를 이용한 타임인터리빙(TI) ADC 및 two-step 플래시 ADC 구조를 제안한다.
1 장에서는 전압-시간 변환기(VTC)를 위한 오프셋 보정 기술이 적용된 6-bit 2.5-GS/s 8x 다이나믹 인터폴레이션 플래시 ADC가 고속 애플리케이션을 위해 제안된다. 또한, 제안된 8x 인터폴레이팅 플래시 ADC들로 구성된 6-bit 4x TI 시간 영역 인터폴레이팅 플래시 ADC가 제안된다. 다이나믹 증폭기 구조의 VTC는 시간 영역에서 선형적인 8x 인터폴레이션을 가능하게 하여 ADC의 앞 단에 있는 VTC의 수를 기존의 플래시 ADC 구조의 1/6 만큼 감소시킨다. VTC의 수가 감소하면 전력 소비, 트랙 앤 홀드(T/H)에 대한 부하 커패시턴스 및 VTC의 오프셋 보정에 대한 부담이 낮아지는 장점이 있다. 프로토 타입 6-bit 2.5-GS/s 플래시 ADC는 65 nm CMOS 공정에서 구현되었으며, 오프셋 보정 회로를 포함하여 $0.12 mm^2$의 칩 면적을 차지한다. 1.23-GHz 입력에서 측정 된 SNDR 및 SFDR은 각각 33.84 dB 및 45.07 dB이며, 공급 전압 0.85 V에서 7.5 mW의 전력을 소비한다. 프로토 타입 6-bit 10-GS/s 4x TI 플래시 ADC는 65-nm CMOS 공정에서 구현되었으며, 4-to-1 출력 MUX 및 243배 출력 데시메이터를 포함하여 $0.5 mm^2$의 면적을 차지한다. ADC는 Nyquist 입력에서 28.9 dB의 SNDR과 ADC 코어 및 클록 생성기+T/H의 경우 각각 0.85 V 및 1.1 V의 전원 전압에서 63 mW의 전력을 소비한다.
2 장에서는 7-GHz 유효 분해능 대역폭 (ERBW)를 갖는 7-bit 3-GS/s 2x TI two-step 플래시 ADC가 고속 애플리케이션을 위해 제안된다. 레퍼런스 임베디드 플래시 ADC는 전력 소모, 면적 및 입력 대역폭을 향상시킬 수 있도록 단 하나의 용량성 디지털-아날로그 컨버터 (C-DAC)만을 필요로 한다. Coarse ADC와 fine ADC의 입력 노드가 C-DAC의 하단과 상단 플레이트 노드로 각각 분리되어 있기 때문에 coarse ADC와 fine ADC 간의 gain 오차 없이 coarse ADC의 입력 전압을 생성하기 위한 사전 충전 시간을 제거 할 수 있다. fine ADC는 8x 인터폴레이션 기법을 사용하여 레퍼런스 임베딩 및 컴팩트 디자인을 용이하게 한다. 프로토 타입 ADC는 40 nm CMOS 공정으로 구현되었으며, 오프셋 보정 회로를 포함하여 $0.03 mm^2$의 면적을 차지한다. 향상된 오프셋 보정 후 측정 된 DNL 및 INL은 각각 0.53 LSB 및 0.47 LSB이다. 1.49-GHz 입력에서 측정 된 SNDR과 SFDR은 각각 39.94 dB와 55.80 dB이다. 유효 분해능 대역폭 (ERBW)은 레퍼런스 임베드 기법 덕분에 약 7-GHz이다. 전력 소비는 0.9 V의 공급 전압에서 7.6 mW 이다.
