This study describes the low-power low-phase-noise VCO and frequency synthesizer for mmWave high data-rate wireless communications. The wireless communication in the 60 GHz frequency band allows the multi-gigabit data transmission with 9 GHz wide bandwidth. Moreover, the high speed wireless communication can be implemented through high order modulation. In mmWave wireless communication, the phase noise and jitter of local oscillator are key performance that determines the modulation. The low-power and low-phase-noise VCO and frequency synthesizer for 16-QAM modulation in 60 GHz frequency band are designed and fabricated in 65 nm CMOS process. In 20 GHz frequency synthesizer, the $g_m$-boosting technique with center-tap inductor and third harmonic boosting technique with $gm_3$-boosting circuit are proposed in VCO design. The low phase noise performance of the 20 GHz VCO is obtained by negative conductance boosting and rectangular shaping of the output voltage. The phase noise of the 20 GHz VCO and PLL are -104.11 dBc/Hz and -102.05 dBc/Hz at 1 MHz offset frequency and power consumption are 14 mW and 18 mW, respectively. In 10 GHz frequency synthesizer, the transformer and stacked transistor based gm-boosting technique is adopted in VCO design. The low power consumption and low phase noise performance of the 10 GHz VCO are obtained by negative conductance boosting and voltage gain enhancement between gate and drain. The gm-boosting factor of the proposed VCO is 2.265 and the phase noise enhancement owing to gm-boosting technique is 8.4 dB. The 10 GHz VCO and PLL are integrated in 65 nm CMOS technology. The chip size of the VCO and PLL are $0.66 mm^2$ and $1.54 mm^2$, respectively, including pads. The phase noise of the 10 GHz VCO is -115.4 dBc/Hz at 1 MHz offset frequency and maximum RMS jitter of the 10 GHz PLL is 186.5 fs. The power consumption of 10 GHz VCO core and 10 GHz PLL core are 2.7 mW and 7 mW, respectively. The figure-of-merits of VCO with tuning range and PLL with reference clock frequency are -194.1 dBc/Hz and -250.0 dB, respectively. The 20/40 GHz dual-band frequency synthesizer is designed to generate the 20 GHz and 40 GHz with low phase noise 10 GHz frequency synthesizer. The proposed dual-band frequency synthesizer is implemented in 65 nm CMOS. The chip size of the 20/40 GHz dual-band frequency synthesizer is $1.87 mm^2$, including pads. The measured average RMS jitter of the 20 GHz signal and 40 GHz signal are 169.4 fs and 174.1 fs, respectively. The measured maximum reference spur of the 20 GHz signal and 40 GHz signal are -44.8 dBc and -44.3 dBc, respectively. Additionally, the low-phase-noise 60 GHz injection locked VCO is implemented in 28 nm CMOS. The simulated phase noise, tuning range, and power consumption of the 60 GHz VCO in 28 nm CMOS are -97.75 dBc/Hz, 58.02 GHz ~ 70.02 GHz, and 18.8 mW, respectively. In this dissertation, the 10 GHz frequency synthesizer, 20 GHz frequency synthesizer are designed with low power consumption, low phase noise, and low jitter. Based on 10 GHz frequency synthesizer, the 20/40 GHz dual-band frequency synthesizer for 16-QAM heterodyne transceiver is realized with 14.5 mW power consumption. The proposed frequency synthesizers are suitable for power-efficient wireless communication with high-order modulation.
본 연구는 밀리미터파 고속 무선 통신을 위한 저전력 저위상잡음 특성의 전압제어 발진기와 주파수 합성기에 관한 내용이다. 60 GHz 주파수 대역의 무선통신은 9 GHz의 넓은 대역폭을 통해 Gbps 급 데이터 전송을 가능하게 한다. 또한, 고차 변조를 통해 고속 무선 통신을 구현할 수 있다. 밀리미터파 무선 통신에서, 발진기의 위상잡음과 지터 특성은 변조 방식을 결정짓는 가장 중요한 성능이다. 60 GHz 주파수 대역 16-직교 진폭 변조를 위한 저전력 저위상잡음 특성의 전압제어 발진기와 주파수 합성기가 65 nm CMOS 공정으로 제작되었다. 20 GHz 주파수 합성기에서는 전압제어 발진기 설계에서 center-tap inductor를 이용한 $g_m-boosting$ 기법과 $g_{m3}-boosting$ 회로를 활용한 3차 harmonic boosting 기법이 제안되었다. 20 GHz 전압제어 발진기의 저위상잡음 특성은 negative conductance boosting 및 출력 신호의 rectangular shaping을 통해 구현된다. 20 GHz 전압제어 발진기와 위상 고정 루프의 1 MHz offset 주파수에서의 phase noise 성능은 각각 -104.11 dBc/Hz, -102.05 dBc/Hz이며, 20 GHz 전압제어 발진기는 14 mW, 20 GHz위상 고정 루프는 18 mW의 전력을 소모한다. 10 GHz 주파수 합성기에서는 전압제어 발진기 설계에서 트랜스포머와 stacked transistor를 활용한 gm-boosting 기법이 제안되었다. 10 GHz 전압제어 발진기의 저전력 및 저위상잡음 특성은 negative conductance boosting 및 gate와 drain 사이의 전압 이득 향상을 통해 구현된다. 제안된 전압제어 발진기의 $g_m$-boosting factor는 2.265이며, $g_m$-boosting 기법에 의한 위상 잡음 향상은 8.4 dB이다. 10 GHz 전압제어 발진기와 위상 고정 루프는 65 nm CMOS 공정으로 구현되었으며, 전압제어 발진기 및 위상 고정 루프의 칩 크기는 패드를 포함하여 각각 0.66 $mm^2$ 및 1.54 $mm^2$이다. 10 GHz 전압제어 발진기의 위상잡음 성능은 1 MHz offset에서 -115.4 dBc/Hz이며, 10 GHz 위상 고정 루프의 최대 RMS jitter는 186.5 fs이다. 10 GHz 전압제어 발진기와 10 GHz 위상 고정 루프의 전력소모는 각각 2.7 mW, 7 mW이다. 위 결과를 통해 전압제어 발진기의 주파수 가변 범위를 포함한 figure-of-merit 특성은 -194.1 dBc/Hz이며, 위상 고정 루프의 reference clock을 포함한 figure-of-merit 특성은 -250.0 dB로 계산되었다. 20 GHz 및 40 GHz 신호를 생성하기 위해 10 GHz 주파수 합성기를 기반으로 한 20/40 GHz 이중 대역 주파수 합성기가 설계되었다. 제안된 이중 대역주파수 합성기는 65 nm CMOS로 구현되었으며, 패드를 포함한 칩 크기는 $1.87 mm^2$이다. 측정된 20 GHz 및 40 GHz 신호의 평균 RMS jitter는 각각 169.4 fs, 174.1 fs이다. 20 GHz 및 40 GHz 신호의 최대 reference spur는 각각 -44.8 dBc, -44.3 dBc로 측정되었다. 또한, 저위상잡음 60 GHz 주입동기식 발진기가 28 nm CMOS로 구현되었다. 시뮬레이션 된 위상잡음, 주파수 가변 범위, 전력소모는 각각 -97.75 dBc/Hz, 58.02 GHz~70.02 GHz, 18.8 mW이다. 본 논문에서는 10 GHz 주파수 합성기, 20 GHz 주파수 합성기가 저전력, 저위상잡음, 저 jitter 성능으로 구현되었다. 구현된 10 GHz 주파수 합성기를 기반으로 16-직교 진폭 변조 헤테로다인 송∙수신기에 활용 가능한 20/40 GHz 이중 대역 주파수 합성기가 제작되었으며, 14.5 mW의 전력을 소모한다. 제안된 주파수 합성기는 고차 변조 방식의 전력 효율적 무선통신에 활용 가능하다.