A 20 Gb/s serial link transceiver employing a framed-pulsewidth modulation (FPWM) scheme that overcomes the SNR degradation without linearity requirement is presented. The FPWM scheme encodes data at the location and the width of pulses in a frame spanning multiple UIs while maintaining a minimum pulsewidth equal to 1UI. The test-chip achieves a coding gain of 33%, which allows the total throughput of 20 Gb/s while keeping the baud rate of 15 Gb/s. The equalization core incorporating programmable 3-tap pre-emphasis at transmitter and continuous-time linear equalizer (CTLE) at receiver compensates for channel insertion loss up to 12 dB at the baud frequency. The transceiver IC, fabricated in 40 nm CMOS, occupies $2.2 \times 0.48 mm^2$ and consumes 90.6 mW from a 0.9 V supply.
이 논문은 신호 대 잡음 비의 감소와 선형성이 요구되지 않는 프레임 기반의 펄스 폭 변조 (FPWM) 기술을 사용한 20 Gb/s 송수신기를 소개한다. 프레임 기반의 펄스 폭 변조 기술은 데이터를 여러 UI로 구성된 프레임에 걸쳐 펄스의 폭과 위치에 최소 펄스 폭을 1UI로 유지하며 부호화 한다. 테스트 칩은 33%의 코딩 이득을 얻어 15 Gb/s의 보드율을 유지하며 20 Gb/s의 통신이 가능하다. 등화기는 송신기의 3탭 프리앰퍼시스와 수신기의 연속 시간 선형 등화기로 이루어져 있으며 보드 주파수에서 12 dB의 채널 손해를 보상한다. $2.2 \times 0.48 mm^2$ 면적의 송수신기는 40 nm CMOS 공정으로 제작되었으며 0.9 V 공급 전압에서 90.6 mW의 전력을 소비한다.
