For the recent, Successive Approximation Register(SAR) data converters have a large number of digital parts and are suitable for low power implementation according to the development of process and design techniques. However, in order to realize a high resolution, many comparison cycles are required and it is difficult to implement at a high speed. In this paper, we study the implementation of high speed data converters with desired resolution using time-interleaved structure for several data converters implemented with low power. Representative errors of time-interleaved structure include gain mismatch, offset mismatch, and timing skew. Timing skew is degraded when Nyquist data converters, which are operated at high speed, receive high frequency input, and error calibration is needed. In this paper, we describe a technique for correcting errors caused by mismatches of time-interleaved structures by using 16 ADCs.
축차 비교형 데이터컨버터는 디지털 부분이 많아 공정과 설계기법의 발전에 따라 저전력 구현에 적절하여 최근 많은 연구가 진행되고 있다. 하지만, 높은 해상도를 구현하기 위해서는 많은 비교 사이클이 필요하게 되어 높은 속도로 구현하기 어렵다. 이 논문은 저전력으로 구현된 여러 개의 데이터컨버터를 Time-Interleaved 구조를 이용하여 원하는 해상도에 높은 속도의 데이터컨버터를 구현하는 연구를 진행한다. Time-Interleaved 구조의 대표적인 오류로 이득 불일치, 오프셋 불일치, 타이밍 왜곡이 있다. 이들 중 타이밍 왜곡은 고속으로 동작하게 만든 나이퀴스트 데이터컨버터가 고속 주파수의 입력을 받을 때 성능 저하가 커지고 보정이 필요하게 된다. 본 논문에서는 16개의 축차 비교형 데이터컨버터를 이용하여 Time-Interleaved 구조의 불일치에 의한 오류를 바로잡는 기법을 기술하고자 한다.
