This paper presents a 7b 32GS/s SAR ADC using a massive time-interleaving (TI) architecture. For low-skew multi-phase clocks, generation utilizing a delay-locked loop (DLL), a phase-detector with reduced offset and dead-zone is proposed to minimize skews between the clocks. Different path delays by the distributed sub-ADCs over a large area in a massive TI ADC are compensated by multiplexing master clocks from the DLL. Offsets and skews in sub channels are calibrated on-chip in background via an additional dedicated sub channel. A prototype chip was implemented in a 40nm CMOS process with an active area of $0.207mm^2$. The measured SFDR and the SNDR of the prototype ADC at a 32GS/s conversion-rate are 43.1 dB and 31.4 dB, respectively. The ADC, including input buffers, consumes 125mW under a single 0.9V supply.
본 논문은 다수의 채널을 활용한 시분할 기법을 통해 구현한 7b 32GS/s 시분할 근사 신호 변환기에 대한 내용이다. 다수의 채널을 활용한 시분할 아날로그-디지털 변환기에서는 multi-phase clock을 생성하고 이를 전달하는 것이 매우 중요하다. DLL(Delay Locked Loop)을 이용해 multi-phase clock을 생성함에 있어, clock간 skew를 최소화 하기 위해 offset과 dead-zone을 줄인 phase-detector를 제안하였다. 한편 다수의 채널은 시분할 하기 위해서는 sub 아날로그-디지털 변환기가 넓은 영역에 분포하고 있고, 이로 인해 clock 생성기로부터의 경로간 시간 지연이 서로 다르다. 이 논문에서는 경로간 시간 지연 차이를 multiplexing을 통해 효과적으로 보상하는 방법을 제시 하였다. 채널간 offset, skew 에러는 추가적인 입력 버퍼와 sub 아날로그-디지털 변환기를 통해 background 방식으로 동작하고 chip으로 구현 되었다. Prototype은 40nm CMOS 공정으로 구현되었고, chip의 면적은 $0.207mm^2$ 이다. 32GS/s의 FS에서 측정된 ADC의 SFDR은 43.1dB, SNDR은 31.4dB이다. 입력 버퍼와 sub 아날로그-디지털 변환기 모두 0.9V의 단일 전원으로부터 125mw를 소모하였다.
