In a similar concept to the parallel computing, time-interleaving scheme gave a birth to a new era of Analog-to-Digital converter (ADC) designs with high conversion rate and relaxed power-speed tradeoff. While favoring its innate ability to expand channels, its own artifacts such as the sampling timing-skews between channels have formed a barrier in adopting the time-interleaved architecture in general uses. In this thesis, a true background fully integrated timing-skew calibration scheme is discussed. By taking an advantage of pre-existent neighboring channel outputs, the derivative sign of the analog input is determined and is used to calibrate the sampling skews, without having to employ an additional input differentiating channel with a small sampling delay to note the directional change of the input. The proposed timing-skew calibration scheme is simple and occupies small silicon area while showing great robustness against noises, gain mismatches, and residual channel offsets.
반도체 회로 설계의 다양한 병렬 연산 추세의 흐름과 같이 아날로그-디지털 변환기 설계도 다채널 시분할 방식의 탄생과 함께 전혀 새로운 변화를 겪어 왔다. 변환 속도의 증가뿐만 아니라 완화된 전력-변환속도 균형적 타협을 통해 효율적인 변환이 수월해 졌다. 채널의 증가가 용이한 반면 다채널 시분할 구조는 원천적으로 채널 간의 샘플링 스큐를 갖게 되고 이는 다채널 시분할 구조를 사용하는 큰 제약이 되어왔다. 본 학위논문에서는 실시간 집적 가능한 스큐 보정 기법을 다루고자 한다. 다채널 시분할 구조에서 기본적으로 존재하는 주변 채널의 출력을 활용하여 입력의 부호 변화를 찾아내어, 추가적인 입력 미분 채널의 도움 없이 입력의 변화를 찾아 내고자 한다. 본 제안하는 방법은 간단하고 적은 반도체 면적을 차지하며 노이즈나 게인 미스메치, 잔존 채널 오프셋에 무관한 강점을 지니고 있다.
