As the process node scales down, computing speed of digital processor is keep increasing. The advent of virtual reality (VR) technology and cloud computing accelerates the overall system’s I/O bandwidth requirement. In consumer electronic serial link, which focuses the data recovery, data jitter tolerant link design is required in addition to high data rate and low power design.
The previous injection-type CDR, which accomplishes large jitter tolerance (JTOL) by injecting the data edge, is good candidate for consumer electronics serial link because it’s low-power consumption and good data recovery ability. The jitter tolerance improvement with low power consumption was achieved by the all-CMOS implementation of the CDR core. However, as the demand for data rate per pin rises, the power overhead of injection-locking in reference-less CDR significantly increases. The CMOS implementation is limited by the speed limit of the given CMOS process; therefore, when the data rate is above the speed limit of CMOS implementation the circuits should be design by CML. The power overhead issue arises from the CML design of the additional blocks for data edge injection; therefore techniques for low power design must be discussed to maintain the benefit of the data edge injection at high data rate.
To implement the power-efficient injection-type CDR, this thesis presents two low power design techniques: source follower based edge detector and quarter-rate clocking with super-harmonic injection-locking. The proposed source follower based edge detector replaces power hungry current mode logic (CML) XOR gate and eliminates delay buffer stage in conventional edge detector. The design of the proposed edge detector is discussed by quantitative analysis. The proposed quarter-rate data-edge injection architecture with super-harmonic injection-locking enables CMOS design of oscillator and quarter-rate architecture.
The proposed injection-type CDR designed in 65nm CMOS process and operates at 10Gbps. The operation of the proposed injection-type CDR and the jitter tolerance improvement are verified by post-layout simulation. Proposed receiver achieves 1.58pJ/bit power efficiency.
공정기술이 점점 미세화되면서 디지털 프로세서의 컴퓨팅 속도는 계속 증가하고 있다. 또한 가상 현실 기술과 클라우드 컴퓨팅 등 데이터 처리 속도가 높아야 하는 응용분야들이 계속해서 생겨나고 있다. 따라서 입/출력 회로의 대역폭을 넓게 설계하기 위한 연구들이 활발히 진행되어 왔다. 또한 높은 에너지 효율을 위한 저전력 설계 기법들이 활발히 연구되고 있다. 일반적인 클락 데이터 복원회로와 다르게, 깨끗한 클락을 복원하는 것보다 데이터를 에러 없이 복원하는 것에 중점을 두는 소비자 가전 링크 응용분야에서는 높은 데이터 전송률 과 저전력 동작을 달성함과 동시에 큰 지터 톨러런스를 가지는 수신단을 설계하는 것이 중요하다.
데이터의 위상 정보를 추출해 낸 이후에 복원된 클락에 주입하여 데이터에 포함된 지터 정보를 넘겨줌으로서 큰 지터 톨러런스를 달성하는 기존의 인젝션 타입 클락 데이터 복원회로는 우수한 데이터 복원 능력을 적은 전력 소모로 달성하였기 때문에 소비자 가전 링크의 요구조건을 잘 만족시킨다. 그러나 핀당 데이터 전송률에 대한 요구가 증가함에 따라서 CMOS로 설계되었던 회로들이 CML 구조로 설계되게 되었다. 따라서 기존의 인젝션 타입 클락 데이터 복원회로의 추가 전력 소모분이 크게 증가하게 되는 문제가 발생하였다. 이 문제를 해결하고 지터 톨러런스의 향상 대비 전력 효율이 좋은 인젝션 타입 클락 데이터 복원회로를 구현하기 위하여 본 연구에서는 소스 팔로워 기반의 새로운 데이터 위상 검출기와 슈퍼하모닉 인젝션을 이용하는 쿼터 레잇 클락킹 구조를 제안하였다.
본 연구에서 제안한 소스 팔로워 기반 데이터 위상 검출기는 전력 소모가 많은 전류 모드 로직 XOR 게이트를 대체하고 기존 데이터 위상 검출기에서 딜레이 버퍼를 제거함으로써 저전력 동작을 달성한다. 또한 슈퍼하모닉 인섹션을 통하여 쿼터 레이트 구조를 구현함으로써 저전력 수신단을 설계하였다.
제안된 인젝션 타입 클락 데이터 복원기는 65nm CMOS 공정으로 설계되었으며 10Gbps데이터 속도에서 작동한다. 제안된 인젝션 타입 클락 데이터 복원 회로의 동작은 사후 레이아웃 시뮬레이션에 의해 검증되었다. 본 연구에서 제안한 저전력 설계 기법으로 인해 제안된 수신기는 1.58pJ/bit 높은 전력 효율을 달성하였다.
